[发明专利]一种半导体器件的制造方法

说明书

本发明公开了一种半导体器件的制造方法，包括步骤：提供半导体衬底；在衬底中形成背栅掺杂区；在所述衬底上形成第一半导体层和第二半导体层的叠层；在第二半导体层上形成器件结构；刻蚀器件两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；在空腔及刻蚀孔中填充介质材料。本发明可以实现通过体衬底实现绝缘体上硅器件，同时，埋氧层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行，且易于在衬底中形成掺杂区，以进行背栅阈值电压的调节。

技术领域

本发明属于半导体制造领域，尤其涉及一种半导体器件的制造方法。

背景技术

随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI(绝缘体上硅，Silicon-On-Insulator)技术应运而生。

SOI衬底分厚层和薄层SOI，薄层SOI器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层硅的厚度变薄时，器件从部分耗尽(Partially Depletion)向全部耗尽(FullyDepletion)转变，当顶层硅小于50nm时，为超薄SOI(Ultra thin SOI，UTSOI)，SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄SOI成为22nm以下尺寸工艺的理想解决方案。

然而，目前SOI衬底的造价较高，且提供的SOI衬底的规格较为单一，无法根据器件的需要调整各层的厚度。

发明内容

本发明的目的在于克服现有技术中的不足，提供一种半导体器件的制造方法，可利用体衬底实现SOI器件且埋氧厚度可调。

为实现上述目的，本发明的技术方案为：

一种半导体器件的制造方法，包括步骤：

提供半导体衬底；

在衬底中形成背栅掺杂区；

在所述衬底上形成第一半导体层和第二半导体层的叠层，衬底中形成有所述叠层的隔离结构；

在第二半导体层上形成器件结构；

刻蚀器件两侧的第二半导体层，以形成刻蚀孔；

通过刻蚀孔进行腐蚀去除器件结构的栅极下的第一半导体层，以形成空腔，仅剩余隔离结构附近的第一半导体层；

在空腔及刻蚀孔中填充介质材料；

刻蚀剩余的隔离结构附近的第一半导体层及其上第二半导体层，以形成沟槽，并在沟槽中填充氧化物。

可选的，在所述衬底上形成第一半导体层和第二半导体层的叠层的步骤具体为：

在半导体衬底上依次外延生长第一半导体层和第二半导体层。

可选的，所述衬底为硅衬底，所述第一半导体层为Ge_xSi_1-x，其中0<x<1，所述第二半导体层为硅。

可选的，在空腔及刻蚀孔中填充介质材料的步骤具体为：

采用ALD工艺或者CVD工艺，在空腔中填满第一介质层以及在刻蚀孔的内壁上形成第一介质层；在刻蚀孔中填满第二介质层。

可选的，所述第一介质层为高k介质材料，第二介质层为氧化硅。

此外，本发明还提供了上述方法形成的半导体器件，包括：半导体衬底；

形成在半导体衬底中的背栅掺杂区；