[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种CMOS型鳍 片场效应晶体管(FinFET)的制造方法。

背景技术

当前通过单一缩减特征尺寸来降低成本的方法已经遇到了瓶颈， 特别是当特征尺寸降至150nm以下时，很多物理参数不能按比例变化， 例如硅禁带宽度Eg、费米势φF、界面态及氧化层电荷Qox、热电势Vt 以及pn结自建势等等，这些将影响按比例缩小的器件性能。近30年来， 半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺 寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例 如100nm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面 FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受 到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中， FinFET就是一种很具等比例缩小潜力的新结构器件。

FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构 上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器 件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称为 鳍片或鳍状半导体柱，不同的FinTET被STI结构分割开来。不同于常 规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧 面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面 上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性： 更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流， 消除了浮体效应，更低的工作电压，更有利于按比例缩小。

由于FinFET的鳍片结构较窄，源区、漏区的自身面积以及接触面积 均较小，因此导致器件的外部电阻较大。通常，业界的一般性流程包括， 在形成鳍片结构之后，通过轻掺杂离子注入在鳍片结构顶部形成LDD，退 火激活注入离子之后，在LDD顶部以及鳍片结构的侧壁上外延生长抬升的 源漏区以增大源漏区尺寸从而降低接触电阻，之后再对抬升源漏区注入 掺杂或者在外延过程中原位掺杂。同时，优选晶格常数与衬底、鳍片结 构略有差别的材料例如SiGe、SiC等以用于向沟道区施加应力，从而有效 提高器件的驱动能力。

然而，对于不同导电类型的FinFET而言，外延源漏的材质通常是不 同的。例如对于P型FinFET，外延材料通常为SiGe，而对于N型FinFET， 外延材料通常为Si或SiC等。因此通常难以在同一个外延过程中同时外延 生长两种外延层，也即需要如下两步外延工艺：a形成鳍片结构；b，在 第一(器件类型例如NMOS)区域和第二(器件类型例如PMOS)区域的鳍 片结构上同时沉积保护用的介质层；c，形成第一掩模遮蔽第一区域而露 出第二区域，去除第二区域内的介质层；d，在第二区域暴露的鳍片结构 上外延生长第二外延层，并优选随后去除第一掩模；e，沉积第二介质层 覆盖第一区域内残留的第一介质层以及第二区域内的第二外延层；f，形 成第二掩模遮蔽第二区域并露出第一区域，去除第一区域内的第二介质 层和第一介质层；g，在第一区域暴露的鳍片结构上外延生长第一外延层， 并优选随后去除第二掩模；h，最后去除第二区域上残留的第二介质层。

由此可见，对于包含两种不同导电类型FinFET器件的半导体器件而 言，上述两步外延工艺需要两次光刻/刻蚀工艺才能选择性地在不同区域 上沉积不同材质，工艺步骤复杂、耗时长，并且存在多步光刻之间对准 的问题，难以适用于精细结构的小尺寸FinFET。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种半导体器 件制造方法，通过选择外延层的材质和沉积顺序，从而能够高效率、低 成本的。

为此，本发明提供了一种半导体器件制造方法，包括：步骤1， 在衬底上第一区域和第二区域中形成多个鳍片结构；步骤2，在第一 区域和第二区域中多个鳍片结构上形成保护层；步骤3，选择性光刻/ 刻蚀去除第二区域中的保护层，露出鳍片结构；步骤4，在第二区域 中露出的鳍片结构上形成第二外延层；步骤5，自对准刻蚀去除第一 区域中的保护层，露出鳍片结构；步骤6，在第一区域中露出的鳍片 结构上形成第一外延层。

其中，第一区域为NMOS区域，第二区域为PMOS区域；或者，第一 区域为PMOS区域，第二区域为NMOS区域。