[发明专利]一种基于时钟管理器和FPGA的串行/解串器时钟源

说明书

技术领域

本发明涉及一种基于时钟管理器和FPGA的串行/解串器时钟源，应用于使用串行/解串器的遥感相机视频处理器中。

背景技术

随着一些遥感相机获取数据量的急剧增加，相应的数据传输率也不断提高，采用SerDes器件(串行/解串器)实现数据的高速率传输方式成为首选，但SerDes器件对时钟有较高要求，然而目前许多相机考虑到同源时钟的问题，不可避免的会出现时钟的长线传输，目前广泛采用FPGA来为SerDes器件提供时钟源，但是FPGA接收来自背板传输来的时钟有可能不稳定，之后受PCB布线、电磁干扰等各种因素影响，时钟质量有可能下降，再通过FPGA传输给SerDes器件，就有可能出现较高误码率，影响最终的图像质量。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种基于时钟管理器和FPGA的串行/解串器时钟源，为SerDes器件提供高稳定、低抖动的时钟，解决目前时钟长线传输给相机系统带来的潜在的问题。

本发明的技术解决方案是：一种基于时钟管理器和FPGA的串行/解串器时钟源，其特征在于：包括FPGA、第一时钟管理器、第二时钟管理器、第一开关组、第二开关组、第一差分信号转单端信号器件以及第二差分信号转单端信号器件；

所述第一开关组和第二开关组均包括N个开关；

外部主份时钟输出的差分时钟信号经第一差分信号转单端信号器件转变为主份单端时钟信号MCLK_Z，外部备份时钟输出的差分时钟信号经第二差分信号转单端信号器件转变为备份单端时钟信号MCLK_B，MCLK_Z和MCLK_B均通过FPGA的全局时钟管脚输出给FPGA；

FPGA一方面对主份单端时钟信号MCLK_Z或备份单端时钟信号MCLK_B进行处理，得到同频同相位的时钟信号，并通过FPGA的全局时钟管脚将该时钟信号分别输出给第一时钟管理器和第二时钟管理器，同时FPGA分别向第一时钟管理器和第二时钟管理器输出配置信息；另一方面，FPGA对输入的主份单端时钟信号MCLK_Z或备份单端时钟信号MCLK_B进行逻辑处理得到N路同相位同频率或同相位分频后的时钟信号，通过第一开关组中的N个开关向外输出；

第一时钟管理器和第二时钟管理器根据接收的FPGA配置信息及时钟信号共得到N路同相位同频率或同相位分频后的时钟信号，并通过第二开关组中的N个开关向外输出，其中N为串行/解串器的数量；

第一开关组中的一个开关和第二开关组中的一个开关并联连接后与一个串行/解串器连接，用于为该串行/解串器提供FPGA输出的时钟信号或时钟管理器输出的信号，所述时钟管理器为第一时钟管理器或第二时钟管理器。

所述第一时钟管理器和第二时钟管理器均为分频时钟管理器。

所述FPGA输出给第一时钟管理器和第二时钟管理器的时钟信号均包括主份时钟信号和备份时钟信号。

所述FPGA通过SPI协议向第一时钟管理器和第二时钟管理器发送配置信息，完成第一时钟管理器和第二时钟管理器内部寄存器的配置。

所述第一时钟管理器或第二时钟管理器锁相环完成锁定后，向FPGA反馈锁定标识信号，以便FPGA进行后续的数据传输；另外FPGA还向第一时钟管理器和第二时钟管理器发送复位或掉电模式指令，以使第一时钟管理器和第二时钟管理器复位或进入低功耗模式。

本发明与现有技术相比的优点在于：

(1)本发明FPGA接收的时钟采用主备份设计，FPGA输出给时钟管理器(包括第一时钟管理器和第二时钟管理器)的参考时钟也采用主备份设计，同时利用时钟管理器与FPGA分别输出的时钟构成相互的主备份时钟，提高了电路设计的可靠性与灵活性；

(2)本发明中，如果将时钟管理器换成可倍频的其他时钟管理器，那么FPGA接收背板传输来的长线时钟信号就可以降低频率，这样就可以避免高频率时钟信号长线传输带来的负面影响；

(3)本发明中采用时钟管理器与FPGA为多片SerDes器件提供主备份时钟，可以保证时钟精度和多片SerDes器件的相位一致性；

(4)本发明通过使用FPGA的全局时钟管脚传输时钟信号，能够保证信号的质量，并减少信号延迟。

附图说明

图1为本发明时钟源示意图；

图2为本发明时钟管理器与FPGA互联示意图；

图3为本发明SerDes时钟端与时钟管理器以及FPGA的连接示意图。

具体实施方式