[发明专利]具有高可靠性的可合并半导体器件

说明书

一种具有高可靠性的可合并半导体器件，包括半导体衬底、位于所述半导体衬底内、具有第一导电类型并且彼此横向隔开的源极和漏极区域以及位于所述半导体衬底内并且具有第二导电类型的复合体区域。所述复合体区域包括横向延伸跨过所述源极和漏极区域的第一阱区域和位于所述第一阱区域内的第二阱区域。所述漏极区域位于所述第二阱区域内，使得所述电荷载流子从所述第一阱区域流入所述第二阱区域以到达所述漏极区域。所述第二阱区域包括所述第一导电类型的掺杂物以具有比所述第一阱区域低的净掺杂物浓度水平。袋可以位于漏极延伸区域内并且被配置以沿着栅极结构的边缘建立耗尽区。

技术领域

本发明实施例涉及半导体器件。

背景技术

集成电路(IC)和其它电子装置通常包括互联场效应晶体管(FET)器件的布局，也称为金属氧化物半导体场效应晶体管(MOSFET)，或者简称为MOS晶体管或器件。应用于FET器件的栅极电极的控制电压控制流过源极和漏极之间的可控导电沟道的电流流动。

晶体管器件通常被设计成能够容忍存在于应用(例如运动控制、气囊展开和汽车喷油嘴驱动器)中的高电流和高电压。高电压晶体管器件可以具有多个定制特征以防止由这种高压引起的高电场导致的故障。由高能量电荷载流子造成的损害的可能性随着操作电压的升高而增加，其中该更高的操作电压是由于设计特征所导致的。更高的操作电压导致更高的电场，其进而，增加传递到器件内的电荷载流子的能量。器件退化通常是由将高能量电荷载流子、或热载流子注入到器件的栅极氧化物、层间介电质或场氧化物结构引起的。由于这种热载流子注入而导致的在介电质中的电荷的积累通常引起操作特征(例如，阈值电压或通态电流)以及器件性能(例如高频性能)的变化。

高压晶体管器件也易受到通过碰撞电离产生的次级电荷载流子的影响。在n沟道晶体管器件中，在具有高电场(例如靠近漏极边界)的区域中被加速之后，电子可能产生附加电子-空穴对。如果足够数量的空穴-次级电荷载流子-被创建从而将晶体管器件的体(body)的电势升高到具有源极的结点被正向偏置的程度，通过晶体管器件的源极(发射极)、体(基极)和漏极(集电极)区域形成的寄生npn双极晶体管的激活有可能发生。非常大的破坏性电流可以通过激活寄生双极晶体管来产生，也就是被称为“急速返回(snapback)”的操作状况。

高压器件通常是以“安全操作区域”(SOA)为特征的，在安全操作区域中操作电流电平和操作电压电平位于将导致的急速返回事件的电平之下。试图停留在安全操作区域内以避免器件损坏或其它损坏通常是器件操作和应用的不理想的限制因素。

晶体管器件通常彼此合并以节省面积。合并晶体管器件通常涉及在共同(common)隔离环内放置晶体管器件。因此，合并的晶体管器件可以共享共同的体。遗憾的是，传统的可合并晶体管器件设计通常表现出不可接受的HCI退化和欠佳的SOA。相反，为HCI抗干扰(HCI immunity)和良好的SOA而设计的很多晶体管器件却是不可合并的。

附图说明

组件和附图不一定按比例绘制，重点反而是说明本发明的原理。此外，在附图中，相同的附图标记表示不同视图对应的部分。

图1根据一个实施例，是具有反掺杂漏侧体区域(counter-doped drain-sidebody region)和漏极延伸耗尽袋(drain extension depletion pocket)的示例性可合并晶体管器件的截面示意图。

图2根据一个实施例，是在示例性合并配置中的图1的一对晶体管器件的截面示意图。

图3根据一个实施例，是显示了用于反掺杂图1的晶体管器件的漏侧体区域的示例性掺杂物注入分布(dopant implantation profile)的图表。

图4根据一个实施例，是用于建构具有反掺杂漏侧体区域和漏极延伸耗尽袋的可合并晶体管器件的示例性制造顺序的流程图。

具体实施方式