[发明专利]非易失性存储器及其制作方法

说明书

本申请公开了一种非易失性存储器及其制作方法。该非易失性存储器包括：衬底；栅极结构，包括依次设置于衬底上的隧穿介质层、捕获电荷层、顶部介质层和栅极材料层；源极和漏极，设置于栅极结构的两侧的衬底中，且源极和漏极的导电类型与衬底的导电类型相反；掺杂半导体层，设置于漏极中并与捕获电荷层相连，且掺杂半导体层的导电类型与漏极的导电类型相反。本申请利用掺杂半导体层的能带宽度明显小于隧穿介质层的能带宽度的性质，从而在捕获电荷层和衬底之间形成隧穿通道以使电子能够通过隧穿通道发生隧穿，进而减少了非易失性存储器的工作电压，并进一步提高了非易失性存储器的读写速度。

技术领域

本申请涉及半导体集成电路的技术领域，具体而言，涉及一种非易失性存储器及其制作方法。

背景技术

非易失性存储器(non-volatile memory)是一种在供电电源关闭后仍能保持片内信息的存储器。通常，非易失性存储器可由浮栅结构或捕获电荷结构(例如SONOS结构)两大主要技术来实现。浮栅型存储器具有相对较厚的隧穿氧化层一旦隧穿氧化层中存在缺陷，存储电荷容易沿着缺陷从多晶硅存储层中丢失。捕获电荷型存储器的隧穿氧化层的厚度较薄，并利用绝缘的氮化硅介质层来俘获并存储电荷，氮化硅用来捕获电荷的陷阱是独立的，不会因为一个缺陷导致电荷的大量丢失。捕获电荷型存储器还具有抗擦写能力好、操作电压低和功率低、工艺过程简单且与标准CMOS工艺兼容等优点。

图1示出了为现有非易失性存储器(捕获电荷型存储器)的剖面结构示意图。如图1所示，该非易失性存储器包括衬底10′，设置于衬底10′上的栅极结构40′，以及设置于栅极结构40′的两侧的衬底10′中的源极30′和漏极20′。其中，栅极结构40′包括依次设置于衬底10′上的隧穿介质层41′、捕获电荷层42′、顶部介质层43′和栅极材料层44′；漏极20′包括轻掺杂漏极21′和形成于轻掺杂漏极21′中的重掺杂漏极23′，源极30′包括轻掺杂源极31′和形成于轻掺杂源极31′中的重掺杂源极33′；源极30′和漏极20′的导电类型与衬底10′的导电类型相反。隧穿介质层41′的材料可以为氧化硅，捕获电荷层42′的材料可以为氮化硅，顶部介质层43′的材料可以为氧化硅，此时隧穿介质层41′、捕获电荷层42′和顶部介质层43′构成了ONO结构。

上述非易失性存储器的工作原理为：在编程操作时，在栅极材料层44′和衬底10′之间施加正电压(通常为+12V)，在源极30′和漏极20′上施加相同的低电压(通常为0V)，沟道中的电子发生隧穿穿过隧穿介质层41′，存储在捕获电荷层42′中，完成电子隧穿编程操作过程。在擦除操作时，在栅极材料层44′和衬底10′之间施加负电压(通常为-10V)，在源极30′和漏极20′上施加相同的低电压(通常为0V)，即可完成捕获电荷层42′中捕获的电子隧穿穿过隧穿介质层41′进入衬底10′的擦除操作过程。

在上述非易失性存储器的工作过程中，由于隧穿介质层41′具有较高的能带宽度，使得沟道中的电子需要获得较高的能量才能隧穿穿过隧穿介质层41′，即在较高的编程电压下沟道中的电子才能隧穿穿过隧穿介质层41′。同样地，捕获电荷层42′中的电子需要获得较高的能量才能隧穿穿过隧穿介质层41′进入衬底10′，即在较高的擦除电压下捕获电荷层42′中的电子才能隧穿穿过隧穿介质层41′。可见，需要在栅极材料层44′和衬底10′之间施加较高的工作电压才能使电子隧穿穿过隧穿介质层41′，这将导致非易失性存储器的读写速度比较慢。针对上述问题，目前还没有有效的解决方案。

发明内容

本申请旨在提供一种非易失性存储器及其制作方法，以降低非易失性存储器的工作电压，从而提高非易失性存储器的读写速度。

为了实现上述目的，本申请提供了一种非易失性存储器，该非易失性存储器包括：衬底；栅极结构，包括依次设置于衬底上的隧穿介质层、捕获电荷层、顶部介质层和栅极材料层；源极和漏极，设置于栅极结构的两侧的衬底中，且源极和漏极的导电类型与衬底的导电类型相反；掺杂半导体层，设置于漏极中并与捕获电荷层相连，且掺杂半导体层的导电类型与漏极的导电类型相反。