[发明专利]数字电路设计方法及相关的系统

说明书

本公开提供了一种数字电路设计方法及相关的系统。该数字电路设计方法包含有：在进行实体设计之前：根据一寄存器传输级设计与多个限制条件来进行逻辑合成以至少产生一电路程序档、一标准延迟格式档、以及一第一限制条件档；从该第一限制条件档中提取出电路中至少一特定节点的信息，以产生一第二限制条件档；至少根据该标准延迟格式档以及该第二限制条件档来产生一更新后标准延迟格式档，其中该更新后标准延迟格式档中该特定节点的延迟量比该标准延迟格式档中该特定节点的延迟量小；以及使用该电路程序档以及该更新后标准延迟格式档来进行一预先电路布局后模拟。

技术领域

本发明涉及电路设计技术领域，特别涉及一种数字电路设计方法及相关的系统。

背景技术

传统的数字电路设计主要分为前段部分与后段部分，其中前段部分主要包含了寄存器传输级(Register Transfer Level，RTL)设计与功能模拟(functional simulation)、以及逻辑合成(logic synthesis)，而后段部分则包含了实体设计(physical design)、电路自动布局、以及电路布局后模拟(post layout simulation)等等。

一般来说，在逻辑合成之后到实体设计(physical design)完成之前可不需要做具时序延迟信息的功能模拟，且做此类模拟也有其困难，举例来说，在逻辑合成的设定中，电路中具有高负载个数的节点(high fan-out net)，在逻辑合成所产生的时序信息(timing information)中会被标示出一个巨大的延迟时间，因此使得逻辑合成所产生的电路程序档(netlist)无法搭配该时序信息来进行模拟。

上述的这些具有高负载个数的节点在后续的实体设计会进行另外的处理而使得其延迟时间不会太长，然而，若是要等到实体设计结束后才进行电路布局后模拟，由于此时间点通常已经接近投片生产(tape out)的时间，因此，若是在电路布局后模拟才发现问题，往往会对产品的时程表造成影响。

对于数字设计来说,若是在逻辑合成时所设定的限制条件(constraint)正确并且足够，并依此作正确的静态时序分析(static timing analysi)而通过验证，一般来说电路布局后模拟并不太会发生错误，然而，有时候由于工程师在输入限制条件时有错误发生，导致了在静态时序分析时没有发现错误，而是在作电路布局后模拟后才发觉，或是某些设计上的错误也可能躲过静态时序分析，而仅能在电路布局后模拟后才发现。然而，如上段所述,若要等到实体设计结束后才能发现这类错误通常显得过晚。

发明内容

因此，本发明的目的之一在于提供一种数字电路设计方法及相关的系统，其可以在进行实体设计之前便可以进行预先电路布局后模拟(pre-post-layout simulation)，以提前发现电路设计上可能的错误，以解决现有技术中所述的问题。

依据本发明一实施例，一种数字电路设计方法包含有：在进行实体设计之前：根据一寄存器传输级设计与多个限制条件来进行逻辑合成以至少产生一电路程序档、一标准延迟格式档、以及一第一限制条件档；从该第一限制条件档中提取出电路中至少一特定节点的信息，以产生一第二限制条件档；至少根据该标准延迟格式档以及该第二限制条件档来产生一更新后标准延迟格式档，其中该更新后标准延迟格式档中该特定节点的延迟量比该标准延迟格式档中该特定节点的延迟量小；以及使用该电路程序档以及该更新后标准延迟格式档来进行一预先电路布局后模拟。