[发明专利]基于single‑portSRAM的转置矩阵的地址映射算法

说明书

技术领域

本发明属于高清数字视频压缩编解码技术领域，针对HEVC视频编解码标准，具体涉及一种适用于HEVC视频编码标准下，视频编码器和解码器中2D-DCT/2D-IDCT转置矩阵的地址映射算法。

背景技术

HEVC(High Efficiency Video Coding)是由国际电信组织(ITU)和运动图像专家组(MPEG)联合成立的组织JCTVC提出的下一代视频编解码标准。目标是在相同的视觉效果的前提下，相比于上一代标准H.264/AVC，压缩率提高一倍。为达到目标，HEVC的运算复杂度相比H.264大大提高，因此HEVC编码器和解码器的硬件开销和功耗较大。降低硬件开销和功耗是HEVC编解码器设计的研究热点。

绝大部分图像中直流和低频区占很大一部分，而高频区则占很小一部分。DCT变换可将图像从空间域变换到频域，产生相关性很小的一些变换系数，有利于图像压缩。为进一步提高图像压缩律，HEVC编码标准支持16x16和32x32的二维整形DCT/IDCT。

2D-DCT/IDCT可以分解为两次一维DCT/IDCT运算：①行(列)方向的DCT/IDCT变换；②对由①的中间结果产生的矩阵中列(行)方向做DCT/IDCT变换。计算过程可以由下式得到，大尺寸的2D-DCT/IDCT硬件实现需要转置矩阵模块。

Y_N＝A_N*F_N*A_N^T

＝(A_N*(A_N*F_N)^T)^T

其中，F_N：NxN的输入矩阵；Y_N为NxN的变换后输出矩阵。A_N为HEVC中NxN变换的矩阵。

转置矩阵可以基于寄存器阵列实现，对于大尺寸的转置矩阵实现，基于寄存器阵列的实现会消耗大量的硬件资源和功耗。HEVC中转置矩阵中存储结果为16bit，4x4的2D-DCT的转置矩阵仅需要256-bit的寄存器，而32x32的2D-DCT转置矩阵需要16384-bit的寄存器阵列。当存储大量数据时，SRAM中单位比特数据的存储面积小于寄存器阵列中单位比特数据的存储面积，因此相比于寄存器阵列，SRAM更适合于实现大尺寸的转置矩阵。

2D-DCT/IDCT中,第一次一维变换的结果按行(列)为单元写入转置矩阵，第二次一维变换时将存储的中间结果以列(行)为单元读出。寄存器阵列可以很容易的实现行数据和列数据的读写，而single-port SRAM只能实现行方向或列方向的数据读写，所以行(列)数据必须按一定的规则写入SRAM中，列(行)数据才能从SRAM中读出。大尺寸矩阵的转置会产生大量地址，映射方法不当会提高硬件实现的复杂度。因此映射方法必须便于硬件实现。

为了实现实时编码，几种高吞吐率的DCT/IDCT架构实现已经被提出，对于各种尺寸的TU,吞吐率可以达到32pixes/cycle。在这些2D-DCT/IDCT的设计中，转置矩阵都是基于寄存器阵列,硬件开销较大，数据在寄存器中的移动，导致功耗较大。一种基于single-port SRAM的转置矩阵的地址映射算法已经提出，但该算法仅适用于低吞吐率的2D-DCT/IDCT架构。本发明提出的映射算法适用于HEVC支持的所有基于变换单元(TU)大小，对于不同的TU尺寸可以实现固定的吞吐率：32pixes/cycle。

发明内容

本发明的目的在于提供一种适用于HEVC标准下2D-DCT/IDCT中基于Single-port SRAM的转置矩阵的地址映射算法。

本发明提出的基于Single-port SRAM的转置矩阵的地址映射算法，是基于矩阵分块求转置的基本运算。设对NxN矩阵A，求矩阵A的转置矩阵的步骤如下：①NxN矩阵划分为以MxM矩阵为基本单元的(N/M)x(N/M)块矩阵；②对(N/M)x(N/M)的块矩阵求转置；③对每个MxM矩阵求转置；即：

其中，A_ij为MxM基本单元矩阵，i，j＝0，1，2，…33。

基于Single-port SRAM的转置矩阵硬件结构，由如下三部分模块组成：AGM，SRAM，MAM；其中：