[发明专利]半导体装置及其制造方法

说明书

本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。其中，所述装置包括：位于衬底上的鳍片结构，所述鳍片结构包括源区、漏区、以及位于源区和漏区之间的沟道区；横跨所述沟道区的栅极结构；其中，所述源区/漏区包括第一半导体材料区和在第一半导体材料区的上表面和侧面外延生长形成的第二半导体材料区，所述第二半导体材料区包围所述第一半导体材料区。本公开实施例中外延生长后的相邻的两个鳍片结构中的源区/漏区不合并。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体装置及其制造方法。

背景技术

对于鳍式场效应晶体管(FinFET)来说，在形成源区/漏区时，通过干法刻蚀将未被栅极覆盖的鳍片(Fin)的两端全部刻蚀去除；然后，对鳍片刻蚀去除的部分进行外延，形成外延的源区/漏区。然而，外延形成的源区/漏区之间会存在合并(merge)的问题，即，相邻的源区/漏区会合并，从而导致缺陷的产生，而所产生的缺陷会对器件带来不利影响，例如，影响之后形成的硅化物的质量、导致应力释放、产生反常泄漏电流等。

在另一方面，长的外延时间会导致负载效应严重，即外延形成的源区/漏区轮廓不一致。

因此，期望一种新的制造方法，使得外延形成的源区/漏区之间不会合并。

发明内容

本公开的一个实施例的目的之一在于提供一种新的FinFET及其制造工艺，使得FinFET中相邻的源区/漏区不合并。

根据本公开的一个实施例，提供了一种半导体装置，包括：位于衬底上的鳍片结构，所述鳍片结构包括源区、漏区、以及位于源区和漏区之间的沟道区；横跨所述沟道区的栅极结构；其中，所述源区/漏区包括第一半导体材料区和在第一半导体材料区的上表面和侧面外延生长形成的第二半导体材料区，所述第二半导体材料区包围所述第一半导体材料区。

在一个实施方式中，所述第二半导体材料区的顶部高于所述沟道区的顶部。

在一个实施方式中，所述第二半导体材料包括下列之一：SiGe、Si、SiC。

在一个实施方式中，所述第一半导体材料包括Si。

根据本公开的另一个实施例，提供一种半导体装置的制造方法，所述方法包括：提供衬底结构，所述衬底结构包括：衬底；位于所述衬底上的鳍片结构，所述鳍片结构包括源区、漏区、以及位于源区和漏区之间的沟道区；以及横跨所述沟道区的栅极结构；对所述鳍片结构中的源区/漏区的上表面和侧面进行湿法刻蚀，以去除所述源区/漏区的一部分；在被刻蚀后的源区/漏区的上表面和侧面外延生长半导体材料，所述半导体材料包围所述被刻蚀后的源区/漏区。

在一个实施方式中，所述衬底包括NMOS区域和PMOS区域；所述在被刻蚀后的源区/漏区的上表面和侧面外延生长半导体材料包括：在NMOS区域上形成阻挡层，在PMOS区域上被刻蚀后的源区/漏区的上表面和侧面外延生长SiGe；在PMOS区域上形成阻挡层，在NMOS区域上被刻蚀后的源区/漏区的上表面和侧面外延生长Si或SiC。

在一个实施方式中，在湿法刻蚀时通过时间控制源区/漏区上表面和侧面的湿法刻蚀量。

在一个实施方式中，在外延生长时通过时间控制半导体材料的外延生长量。

在一个实施方式中，在外延生长半导体材料时进行原位掺杂。

在一个实施方式中，所述方法还包括：在外延之后，对外延的半导体材料进行离子注入。

在一个实施方式中，所述提供衬底结构的步骤包括：提供衬底；在所述衬底上形成所述鳍片结构；在衬底上形成横跨所述鳍片结构的栅极结构，从而定义鳍片结构的源区、漏区和沟道区。

在一个实施方式中，外延生长的半导体材料的顶部高于所述沟道区的顶部。