[发明专利]具有构造用于提供吸震功能的隆起组件的晶片级芯片尺寸封装装置

说明书

相关申请的交叉引用

本申请根据U.S.C.§119(e)要求标题为“WAFER-LEVEL CHIP-SCALE PACKAGE DEVICE HAVING BUMP ASSEMBLIES CONFIGURED TO FURNISH SHOCK ABSORBER FUNCTIONALITY(具有构造用于提供吸震功能的隆起组件的晶片级芯片尺寸封装装置)”、于2013年10月8日提交的美国临时申请No.61/888,045的权益。美国临时申请No.61/888,045通过引用全部合并于此。

技术领域

本发明涉及具有构造用于提供吸震功能的隆起组件的晶片级芯片尺寸封装装置。

背景技术

半导体装置制造中使用的传统制造方法使用显微光刻技术，以在用半导体(例如硅或类似物)形成的圆形晶片上构图出集成电路。通常，被构图的晶片被分段成各集成电路芯片或裸片中，以将集成电路彼此分开。使用各种封装技术将各集成电路芯片组装或封装，以形成可以安装到印刷电路板的半导体装置。

这些年来，封装技术已经发展，发展出更小、更便宜、更可靠且更环境友好的封装装置。例如，芯片尺寸的封装技术已经被开发出来，其使用直接表面安装封装结构，其具有的表面面积不大于集成电路芯片面积的1.2倍。晶片级封装是新兴的芯片尺寸封装技术，其包含可在分段之前在晶片级下对集成电路芯片进行封装的各种技术。晶片级封装将晶片制造过程延伸到包括装置互相连接和装置保护过程。因此，晶片级封装通过允许在晶片级下的晶片制造、封装、测试和烧焊过程的集成而使得制造过程流水线化。

发明内容

描述一种半导体装置，其具有配置为提供吸震功能的隆起组件。在一种实施方式中，晶片级芯片尺寸封装装置包括集成电路芯片，所述集成电路芯片具有在集成电路芯片上方设置的隆起组件阵列。隆起组件阵列包括多个第一隆起组件，所述第一隆起组件包括至少基本上用焊料成分构成的焊料隆起(即不包括焊芯的焊料隆起)。阵列进一步包括多个第二隆起组件，所述第二隆起组件包括具有焊芯的焊料隆起，其配置成为集成电路芯片提供吸震功能。

提供该发明内容，以选择性地简要介绍将在下文具体实施方式中进一步说明的内容。该发明内容不是要说明要求保护的主题的关键特征或必要特征，也不是要用作辅助确定要求保护的主题的范围。

附图说明

参考附随的附图进行详细描述。在描述和附图中在不同例子中使用相同附图标记可以表示相似的或相同部件。

图1A是示意性部分横截面侧视图，显示了根据本发明示例性实施方式的晶片级芯片尺寸封装装置。

图1B是示意性部分横截面视图，显示了安装到电子装置的印刷电路板上的图1的晶片级芯片尺寸封装装置。

图1C是图1A所示的根据本发明示例性实施方式的晶片级芯片尺寸封装装置的示意性俯视图，其中具有焊芯的焊料隆起绕装置的集成电路芯片周边设置。

图1D是根据本发明另一示例性实施方式的晶片级芯片尺寸封装装置的示意性俯视图，其中具有焊芯的焊料隆起选择性地设置在装置的集成电路芯片的预识别应力区域中。

图2是显示了示例性实施方式中的用于制造晶片级芯片尺寸封装装置(例如图1A到1D所示的装置)的制造方法的流程图。

图3A到3H是示意性部分横截面侧视图，显示了根据图2所示的方法对晶片级芯片尺寸封装装置(例如图1A到1D所示的装置)进行制造。

具体实施方式

综述

晶片级封装有助于制造半导体装置，与利用许多其它封装技术制造的装置相比，该半导体装置成本更低、具有更小形状因数、且提供更低的寄生效应。然而，晶片级封装技术应用迄今一直被局限于用在使用小集成电路芯片的装置(例如具有表面面积小于约25mm²的裸片的装置)的制造中。对于采用更大芯片的装置(例如具有大于约25mm²表面面积的裸片的装置)而言，芯片可靠性和更高的输入/输出(I/O)针脚数成为一种问题。裸片破坏会在实现更宽焊接接头(例如降低焊料隆起之间的空间)的回流焊过程中发生。而且，简单地降低邻近焊料隆起之间的间距会造成邻近焊料隆起的桥接(例如短路)。因此，隆起组件的间距被制造的足够大，以防止焊料隆起的桥接，这不允许更多的I/O针脚数。