[发明专利]具有静电放电(ESD)保护的半导体布置

说明书

本发明提供了一种或多种具有堆叠结构和静电放电(ESD)保护的半导体布置。半导体布置包括第一衬底、第二衬底、ESD焊盘、ESD器件及连接第一衬底和第二衬底的第一层间通孔。第一衬底包括第一PMOS器件和第一器件，而第二衬底包括第一NMOS器件和第二器件。可选地，第一衬底包括第一PMOS器件和第一NMOS器件，而第二衬底包括第一器件和第二器件。

技术领域

本发明总体涉及集成电路，更具体地，涉及三维集成电路(3D IC)。

背景技术

在电子器件中，三维集成电路(3D IC)是将两层或更多层的有源电子部件集成到单个电路中的器件。与其他电路一样，三维集成电路容易受到静电放电(ESD)事件的影响。静电放电事件是将能量传输至设备的突发并且无法预知的电压或电流。已知静电放电事件会使设备的可操作性比预期的差或者完全无法运行。

发明内容

根据本发明的一个方面，提供了一种半导体布置，包括：第一衬底、第二衬底、静电放电(ESD)焊盘和第一层间通孔。第一衬底包括：第一 PMOS器件；和第一NMOS器件。第二衬底，包括：第一器件；和第二器件。静电放电(ESD)焊盘连接在第一器件和第二器件之间；以及第一层间通孔连接第一衬底和第二衬底。

优选地，第一PMOS器件连接至第一器件，第一器件连接至第二器件，以及第二器件连接至第一NMOS器件。

优选地，第一器件和第二器件中的至少一个是第二PMOS器件、第二 NMOS器件、第一电阻器和第二电阻器中的至少一个。

优选地，第一器件是第二PMOS器件，而第二器件是第二NMOS器件。

优选地，第一器件是第一电阻器，而第二器件是第二电阻器。

优选地，该半导体布置包括：VDD电源，连接至第一PMOS器件；以及VSS电源，连接至第一NMOS器件。

优选地，该半导体布置包括：ESD器件，连接至ESD焊盘。

优选地，第一衬底和第二衬底为堆叠结构。

根据本发明的另一方面，提供了一种半导体布置，包括：第一衬底、第二衬底、静电放电(ESD)焊盘和第一层间通孔。其中，第一衬底包括：第一PMOS器件；和第一器件。第二衬底，包括：第一NMOS器件；和第二器件。静电放电(ESD)焊盘连接在第一器件和第二器件之间；以及第一层间通孔连接第一衬底和第二衬底。

优选地，第一PMOS器件连接至第一器件，第一器件连接至第二器件，以及第二器件连接至第一NMOS器件。

优选地，第一器件和第二器件中的至少一个是第二PMOS器件、第二 NMOS器件、第一电阻器和第二电阻器中的至少一个。

优选地，第一器件是第二PMOS器件，而第二器件是第二NMOS器件。

优选地，第一器件是第一电阻器，而第二器件是第二电阻器。

优选地，该半导体布置包括：VDD电源，连接至第一PMOS器件；以及VSS电源，连接至第一NMOS器件。

优选地，该半导体布置包括：ESD器件，连接至ESD焊盘。

优选地，第一衬底和第二衬底为堆叠结构。

根据本发明的又一方面，提供了一种半导体布置，包括：第一衬底、第二衬底、静电放电(ESD)焊盘、ESD器件、第一层间通孔和第二层间通孔。其中，第一衬底包括：第一PMOS器件；和第一NMOS器件。第二衬底，包括：第一器件；和第二器件。静电放电(ESD)焊盘连接在第一器件和第二器件之间。ESD器件连接至ESD焊盘。第一层间通孔位于第一 PMOS器件和第一器件之间。第二层间通孔位于第一NMOS器件和第二器件之间。