[发明专利]一种双栅SOI器件结构及其制作方法

说明书

技术领域

本发明属于半导体制造领域，涉及一种双栅SOI器件结构及其制作方法。

背景技术

近年来，绝缘体上材料以其独特的绝缘埋层结构，能降低衬底的寄生电容和漏电电流，在低压、低功耗、高温、抗辐射器件等诸多领域得到了广泛的应用。制备更小尺寸、更高性能的器件一直是半导体工业发展的目标和方向，随着超大规模集成电路技术进入到22nm节点及以下，对集成电路的特征尺寸提出了更高要求。

CMOS为了较低的功率和较高速度而采用绝缘体上硅(SOI)技术。器件面积越小、密度越高，制造出的芯片成本越低。

SOI器件在工作时，会在体区积累电荷，形成体电势，从而导致SOI器件中特有的浮体效应。浮体效应(Floating body effect)是在SOI技术中实现的晶体管与体势(body potential)相关的效应。晶体管在绝缘体层上形成一个电容。这个电容上聚集的电荷可能会产生负面效应，例如，开启结构上的寄生晶体管和关态泄漏电流(off-state leakages)，造成更高的电流消耗，以防动态随机存取存储器丢失信息。它也造成历史效应(history effect)，即晶体管与之前状态阈值电压有关的效应。在模拟电路器件中，浮体效应被称作扭结效应(Kink effect)。如图1所示，显示了SOI MOSFET的输出特性曲线(横坐标为漏电压V_D，纵坐标为漏电流I_D)，其中虚线框中显示了浮体效应。

因此，提供一种双栅SOI器件结构及其制作方法以消除或改善SOI器件中的浮体效应，提高器件性能实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种双栅SOI器件结构及其制作方法，用于解决现有技术中SOI器件中存在浮体效应，导致器件性能降低的问题。

为实现上述目的及其他相关目的，本发明提供一种双栅SOI器件结构，包括SOI衬底及形成于所述SOI衬底中并通过浅沟槽隔离结构隔离的MOS晶体管；所述MOS晶体管包括栅极、源极、漏极、栅极接触、源极接触及漏极接触；所述MOS晶体管还包括背栅极接触；所述背栅极接触设置于所述MOS晶体管正面，且穿通所述浅沟槽隔离结构及SOI衬底的埋氧层，与SOI衬底的背衬底接触。

可选地，所述背衬底包括一掺杂区域，所述背栅极接触与所述掺杂区域连接。

可选地，所述背栅极接触与所述掺杂区域之间还形成有一硅化物层。

可选地，所述浅沟槽隔离结构底部到达所述埋氧层上表面。

可选地，所述MOS晶体管为PMOS或NMOS。

本发明还提供一种双栅SOI器件结构的制作方法，至少包括以下步骤：

S1：提供一自下而上依次包括背衬底、埋氧层及顶层硅的SOI衬底，在所述顶层硅中形成用于隔离有源区的浅沟槽隔离结构；

S2：在所述有源区中形成栅极、源极及漏极，并形成覆盖所述栅极、源极及漏极的钝化层，得到MOS晶体管；

S3：在所述源极、漏极及栅极上形成接触通孔，同时在所述浅沟槽隔离结构及埋氧层中形成接触通孔；

S4：在所述接触通孔中填充金属，形成栅极接触、源极接触、漏极接触及背栅极接触。

可选地，于所述步骤S3中，在所述浅沟槽隔离结构及埋氧层中形成接触通孔后，对所述接触通孔底部区域的背衬底进行掺杂，形成掺杂区域。

可选地，所述掺杂区域中的掺杂元素包括硼、磷及砷中的至少一种。

可选地，对所述接触通孔底部区域的背衬底进行掺杂后，进一步在所述接触通孔底部形成硅化物层。

可选地，所述MOS晶体管为PMOS或NMOS。