[发明专利]一种半导体器件的制造方法和电子装置

说明书

本发明提供一种半导体器件的制造方法和电子装置，涉及半导体技术领域。该半导体器件的制造方法包括如下步骤：在半导体衬底上形成栅氧化材料层、浮栅材料层、栅间介电材料层、控制栅材料层和硬掩膜材料层；刻蚀以形成包括栅极硬掩膜、控制栅和栅间介电层的控制栅叠层结构；形成覆盖控制栅叠层结构的顶面和侧壁以及浮栅材料层的介电材料层，刻蚀以形成位于控制栅叠层结构两侧的附加侧壁层；刻蚀以形成包括浮栅和栅氧化层的浮栅叠层结构。该方法可以保证控制栅由于附加侧壁层的保护而在后续形成接触孔的过程中不会被暴露出，因而可以降低接触孔与控制栅发生短路的风险。本发明的电子装置包括根据上述方法制得的半导体器件，同样具有上述优点。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装置。

背景技术

在半导体技术领域中，随着半导体技术工艺节点的不断缩小，接触孔(CT)的尺寸变得越来越小。通常，对于普通器件而言，当采用28nm以下工艺节点的技术时需要采用自对准接触孔(SAC)技术；而对于Nor型闪存(Nor Flash)，当采用45nm以下工艺节点的技术时就需要采用自对准接触孔(SAC)技术。

现有技术的半导体器件的制造方法，在采用自对准接触孔技术形成接触孔时，通常包括如下步骤：首先，在前端器件上100上形成光刻胶层600，如图1A所示；然后，通过刻蚀形成接触孔110，如图1B所示。示例性地，前端器件100通常包括半导体衬底1001、位于半导体衬底上的叠栅结构、覆盖叠栅结构的顶部与侧壁的接触孔刻蚀阻挡层(CESL)1008以及位于接触孔刻蚀阻挡层(CESL)1008之上的层间介电层(ILD)1009；其中，叠栅结构包括由自下而上依次层叠的栅氧化层1002、浮栅(FG)1003、栅间介电层1004、控制栅1005、栅极硬掩膜1006组成的叠层结构以及位于该叠层结构两侧的侧壁层1007，如图1A所示，如图1A所示。在现有技术中，栅氧化层1002、浮栅(FG)1003、栅间介电层1004、控制栅1005、栅极硬掩膜1006通过对各种材料的叠层进行一步刻蚀实现，因此，氧化层1002、浮栅(FG)1003、栅间介电层1004、控制栅1005、栅极硬掩膜1006具有相同的宽度，如图1A所示。如果对刻蚀工艺的刻蚀选择比等工艺条件控制地比较合适，形成的接触孔110将如图1B所示，为上宽下窄的结构，且接触孔的上部分停止于栅极硬掩膜1006与侧壁层1007的上方。

然而，由于刻蚀工艺的刻蚀选择比往往很难控制，因此常常会导致接触孔的良率比较低，最终导致整个半导体器件的良率很低。具体地，如果刻蚀选择比不够，则侧壁层1007会被刻蚀掉一部分从而导致控制栅1005被暴露出，形成的接触孔110的结构将如图1C所示，此时可能会造成接触孔与栅极(即，控制栅1005)短路，其中，控制栅1005被暴露出的部分1101如图1C所示。而如果选择比过高，则会导致形成的接触孔110的底部有层间介电层的残留1012存在，造成接触孔开路，如图1D所示。

由于Nor型闪存与其他逻辑器件相比，在形成接触孔时需要更高的深宽比，并且过孔(Via)和沟槽(trench)结构需要在接触孔刻蚀的步骤中同时形成，因此，对于Nor型闪存而言，更容易出现接触孔开路以及接触孔与栅极短路的问题。

图2A示出了现有技术中的一种半导体器件的制造方法的形成过孔(via)110和沟槽(trench)120的步骤所形成的结构的示意性俯视图，由图2A可以直观地看出，所形成的过孔与沟槽在结构上存在着很大的不同。而过孔和沟槽结构的不同会导致自对准接触孔(SAC)技术的工艺窗口变小，非常容易出现如下两种情况：(1)沟槽120正常但过孔110与栅极短路，如图2B所示；(2)过孔110正常但沟槽120刻蚀不充分(etch stop)，如图2C所示。其中，图2B和图2C为现有技术中的半导体器件的制造方法的形成过孔和沟槽的步骤所形成的两种不同结构的SEM图。

在现有技术中所存在的上述问题中，接触孔与栅极短路(CT-GT short)的问题发生的风险比较高。因此，为降低在形成接触孔结构的工艺过程中接触孔与栅极发生短路的风险，有必要提出一种新的半导体器件的制造方法。