[发明专利]半导体器件

说明书

本发明提供一种半导体器件，包括：第一导电类型的衬底、位于所述衬底表层的第二导电类型的第一掺杂区、位于所述第一掺杂区中的第一导电类型的若干个第二掺杂区、以及位于所述衬底表层的第一导电类型的第三掺杂区；其中，所述第一导电类型与所述第二导电类型相反；所述第三掺杂区位于所述器件的低压端，所述第一掺杂区从所述第三掺杂区靠近所述高压端的一侧起延伸至所述高压端，所述第二掺杂区位于所述器件的高压端。通过本发明提供的半导体器件，无需通过降低第一掺杂区的掺杂浓度提高器件反向特性，在提高器件耐压特性的基础上，保证器件的导通电阻不会变大。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件。

背景技术

横向高压半导体器件是功率集成电路中常用的器件，具体包括横向双扩散金属氧化物晶体管(LDMOS)、横向绝缘栅双极型晶体管(LIGBT)、横向隔离结等。横向高压半导体器件的高压端可以承受高电位(高电压)，是通过其中的耐压缓冲层实现的。以横向双扩散金属氧化物晶体管(LDMOS)为例，其漏端(高压端)可以承受相对于源端(低压端)及衬底的高电压，是通过其漏端与源端之间的缓冲层、及漏端与衬底之间的缓冲层实现的。通常而言，对耐压缓冲层结构的考量指标包括：击穿电压和导通电阻，其中，击穿电压越大越好，导通电阻越小越好。

图1为现有的半导体器件的剖面结构示意图，具体的，该半导体器件为N型横向高压器件，如图1所示，所述器件包括：轻掺杂的N型漂移区，以及位于场氧化层之上的靠近低压端一头的多晶硅场板。当高压端承受高电位时，由N型漂移区和P型衬底组成的PN结(纵向PN结)、以及由N型漂移区和P型体区组成的PN结(横向PN结)都反向偏置，空间电荷区展宽，分担其两端的电位差。空间电荷区内的电场强度越大，其分担的电压越高；空间电荷区的宽度越大，其分担的电压越高；当空间电荷区之中任意一点的电场强度超过临界电场时，就会发生击穿，且PN结的掺杂浓度越大，则PN结的击穿电压越小。如图1所示，为提高纵向PN结的击穿电压，通常采用的方法是降低N型漂移区的掺杂浓度，但这无疑会增大器件的导通电阻。

发明内容

本发明提供一种半导体器件，用于解决基于现有的器件结构，在提高器件击穿电压时，导通电阻会变大的问题。

本发明提供一种半导体器件，包括：第一导电类型的衬底1、位于所述衬底1表层的第二导电类型的第一掺杂区2、位于第一掺杂区2中的第一导电类型的若干个第二掺杂区3、以及位于衬底1表层的第一导电类型的第三掺杂区4；其中，所述第一导电类型与所述第二导电类型相反；

第三掺杂区4位于所述器件的低压端，第一掺杂区2从第三掺杂区4靠近所述高压端的一侧起延伸至所述高压端，第二掺杂区3位于所述器件的高压端。

可选的，所述器件还包括：位于半导体衬底1和第一掺杂区2交界区域的第一导电类型的若干个第四掺杂区5；

第四掺杂区5的分布密度从所述低压端的区域向所述高压端的区域递减。

可选的，所述高压端的下方未设有第四掺杂区5。

可选的，所述器件还包括：位于所述衬底1表面上的场氧化层6，所述场氧化层6位于所述高压端和所述低压端之间。

可选的，所述器件还包括：覆盖场氧化层6靠近所述低压端的边缘区域的多晶硅层7，所述多晶硅层7还延伸覆盖所述衬底1的表面。

可选的，各所述第二掺杂区3的尺寸相同，且各所述第二掺杂区3呈等间隔排布。

可选的，有至少一个所述第二掺杂区3位于所述场氧化层6靠近所述高压端的边缘区域的下方。

可选的，所述第四掺杂区5呈岛状分布。

可选的，所述第四掺杂区5的宽度为0.5～5微米，各所述第四掺杂区5之间的距离为0.5～5微米。