[发明专利]一种确定链路延时的方法、装置和通信设备

说明书

本发明公开了一种确定链路延时的方法，该方法包括：依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到对应每个数据通道的第二LMFC，并依据所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存；依据SYSREF信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；其中，所述第二LMFC的周期与所述第三LMFC的周期相同。本发明还同时公开了一种实现所述方法的装置和通信设备。

技术领域

本发明涉及无线通信领域中的JESD204B接口技术，尤其涉及一种基于JESD204B接口的确定链路延时的方法、装置和通信设备。

背景技术

目前，日益增加的基站数据吞吐量的需求导致了无线通信单元的元件成本和功耗都有所增加，并使得相关印刷电路板和接口更加复杂，同时更加强调对信号完整性的要求。

因此，若继续采用传统的并行低电压差分信号(Low-Voltage DifferentialSignaling，LVDS)I/O接口，则对于降低成本、提高系统可靠性、提高集成度、缩短上市时间以及降低设计复杂度等要求已经不适应，所以固态技术协会(JEDEC)发布了适用于模拟数字转换(ADC)/数字模拟转换(DAC)的通用接口的JESD204B接口标准。

随着JESD204B接口标准的提出，如何在接收侧实现多个数据通道(lane)的对齐，并保证链路的确定性延时，成为了采用JESD204B接口标准急需解决的问题。但是，JESD204B接口协议限制数据发送端到数据接收端的处理延时最大不得超过一个本地多帧时钟(Local Multi Frame Clock，LMFC)(或者称为本地复帧头)的长度，且各个lane之间的延时差也不能超过一个LMFC的长度，而LMFC的长度最小可为17个字节，由于延时越短对应的板级走线也越短，所以，上述协议的限制对硬件处理和板级走线的要求很高，大大增加了设计实现的复杂度。

发明内容

为解决现有存在的技术问题，本发明实施例提供一种确定链路延时的方法、装置和通信设备。

本发明实施例提供了一种确定链路延时的方法，该方法包括：

依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到对应每个数据通道的第二LMFC，并依据所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存；

依据系统参考(SYSREF)信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；

其中，所述第二LMFC的周期与所述第三LMFC的周期相同。

其中，所述分频后得到的对应每个数据通道的第二LMFC的周期大于分频前所有数据通道中数据传输延时最大的数据通道对应的数据传输延时差。

其中，所述依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，包括：

对已接收的每个数据通道的数据进行解析，依据所述每个数据通道的数据中已有的初始化通道对齐序列(ILA)信息，解析得到所述第一LMFC；依据预先设置的分频倍数对所述解析得到的所述第一LMFC进行分频，得到第二LMFC。

其中，所述依据所述第二LMFC将所述每个数据通道中的数据写入缓存，包括：

对于每个数据通道，通过所述第二LMFC的第一个有效信号将所述缓存的数据写地址清零，之后将所述每个数据通道中的数据依次写入缓存中。

其中，所述每个数据通道中数据传输的延时差为：(N-1)*T_LMFC；

其中，所述N为预设的分频倍数，所述T_LMFC为一个标准的LMFC的长度。