[发明专利]一种激光引信信号处理电路及其信号处理方法有效
申请号: | 201410543810.1 | 申请日: | 2014-10-15 |
公开(公告)号: | CN104406469A | 公开(公告)日: | 2015-03-11 |
发明(设计)人: | 王荣;刘锡民 | 申请(专利权)人: | 上海无线电设备研究所 |
主分类号: | F42C11/06 | 分类号: | F42C11/06 |
代理公司: | 上海信好专利代理事务所(普通合伙) 31249 | 代理人: | 张妍;张静洁 |
地址: | 200090 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 一种 激光 引信 信号 处理 电路 及其 方法 | ||
技术领域
本发明涉及激光引信信号处理领域,尤其涉及一种激光引信信号处理电路及其信号处理方法。
背景技术
激光引信是利用激光束探测或感知目标,通过对目标反射的回波信号进行分析来确定战斗部最佳起爆时间的一种新型引信。为了提高作用距离,满足全向探测的要求,激光引信采用四个或以上的探测通道,这就要求其信号处理电路具备多通道信号处理能力;为了提高抗干扰性能,激光引信采用窄脉冲发射技术,要求通过其信号处理电路能够精确测量反射的回波信号相对发射脉冲信号的延时(以下简称回波延时)和反射回波信号的脉冲宽度(以下简称回波脉宽),来实现抗干扰算法;激光引信采用脉冲探测体制,要求其信号处理电路具备波门匹配或者波门选通功能(即判断回波信号是否出现在预先设置的逻辑波门内),来实现起爆距离控制。此外,为适应小型化的需要,信号处理电路必须在小体积内实现上述所有功能。
传统的采样电路的实现方式主要有以下几种:
1、利用时间间隔测量芯片(例如TDC-GP系列)搭建时间采样电路来测量回波延时和回波脉宽,传输给后级的信号处理电路做进一步的信号分析。这种实现方式时间测量精度最高可达100ps左右(等效于10GHz采样频率),但要搭建采样电路来同时处理六个通道的回波信号,需要重复使用时间间隔测量芯片及其外围电路,电路面积大,难以满足该激光引信的使用要求。
2、利用模数转换芯片(即A/D芯片)对回波信号进行采样,来测量回波延时和回波脉宽,传输给后级的信号处理电路做进一步的信号分析。这种实现方式同时处理六个通道的回波信号,需要重复使用模数转换芯片及其外围电路,电路面积大,难以满足该激光引信的使用要求。
传统脉冲体制的波门匹配是通过时序处理电路产生逻辑波门,然后驱动PIN二极管开关(在普通二极管PN结之间加入薄层低掺杂的本征(I)半导体,组成P-I-N结构的二极管,用于高频信号通断控制,简称PIN二极管开关)来实现。当逻辑波门为“1”时PIN二极管开关闭合,允许信号通过;当逻辑波门为“0”时PIN二极管开关打开,禁止信号通过。后级的信号处理电路通过模数转换芯片监测PIN二极管开关输出端的信号幅值,当幅值大于一定值就认为回波信号落入逻辑波门内,通过合理地设置逻辑波门位置,来实现起爆距离控制。这种实现方式要同时处理六通道信号,就需要重复使用PIN二极管开关及模数转换芯片,电路面积大,难以满足该激光引信的使用要求。
通过上述分析可知,传统的信号处理方式难以在性能和电路面积上同时满足该激光引信的使用要求。
发明内容
本发明提供一种激光引信信号处理电路及其信号处理方法,采用数字信号处理集成设计,利用FPGA芯片完成高速时间采样、波门匹配和逻辑处理的功能,取代传统的高速采样电路、时序处理电路和逻辑处理电路,使电路总面积小于φ127mm,解决了小体积高性能激光引信信号处理电路面积要求小和性能要求高,传统信号处理方法难以实现的问题。
为了达到上述目的,本发明提供一种激光引信信号处理电路,所述的激光引信信号处理电路包含FPGA电路和电性连接该FPGA电路输入端的整形电路,所述的FPGA电路包含I/O口电路、电性连接I/O口电路的全局时钟网络、电性连接I/O口和全局时钟网络的时序处理电路、以及电性连接时序处理电路输出端的逻辑处理电路。
所述的FPGA电路采用FPGA芯片,该FPGA芯片上集成I/O口电路、全局时钟网络、时序处理电路和逻辑处理电路,利用FPGA芯片完成高速时间采样、时序处理和逻辑处理功能,取代传统的高速采样电路、时序处理电路和逻辑处理电路,使电路总面积小于φ127mm。
所述的I/O口电路包含六个I/O口,每个I/O口对应接收一个通道的回波信号。
所述的时序处理电路中包含回波延时计数器和回波脉宽计数器。
所述的激光引信信号处理电路还包含电性连接该FPGA电路的数字信号处理器。
本发明还提供一种基于激光引信信号处理电路的信号处理方法,该信号处理方法包含以下步骤:
步骤S0、整形电路将六通道回波信号整形成电平为0V或3.3V的 TTL电平,将整形后的六通道回波信号的输入电平发送给FPGA电路中的I/O口电路;
步骤S1、FPGA电路中的全局时钟网络产生全局时钟信号发送给I/O口电路,产生逻辑波门发送给时序处理电路;
该全局时钟网络的频率为250MHz,周期为4ns;
所述的逻辑波门包含发射基准和距离门;
步骤S2、FPGA电路中的I/O口电路得到回波01序列;
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