[发明专利]一种无采保流水线ADC时钟偏移校准电路及其控制方法

说明书

技术领域

本发明涉及模数转换器技术领域，尤其涉及了一种无采样保持模块模数转换器时钟偏移的校准电路及其控制方法。

背景技术

数字接收机广泛应用于通信、高清数字电视、雷达、电子对抗、声纳以及医疗仪器等领域，相对于传统接收机而言，数字接收机具有很大优势，其核心部件是高端模数转换器（ADC）芯片，该类芯片的性能指标直接限制着数字接收机的频率、带宽、功耗、体积等特性。下一代通信基站、雷达等整机系统实现方式是中频(IF)直接采样，单个接收链路支持多通道传输，这种方案对ADC芯片性能要求比传统架构苛刻很多，同时考虑到多载波频率规划，系统需求带宽超过100MHz，因此研制高速高精度ADC芯片对于抢占高端核心集成电路设计的制高点，具有积极的作用。

功耗是高速高精度ADC芯片设计的重要指标，特别是多通道高速高精度ADC的设计。而这种高速高精度ADC通常采样流水线架构，为了降低功耗，通常采用无采样保持模块的流水线架构。除了功耗以外，还能带来不少益处，包括提高整个ADC的动态无杂散范围等。如图1所示，无采保流水线ADC没有放大器构成的采样保持模块，其第一级输入的两部分MDAC和比较器直接对动态信号进行采样，通常情况下采用这种架构ADC第一级采用3.5位、4.5位或者2.5位架构实现，采用多位每级实现相应地系统可以容忍的比较器失调变小。图1所示的无采保架构ADC第一级模块直接面对动态信号，MDAC和比较器模块分别对动态信号采样，二者采用同源时钟，同时考虑到比较器模块对MDAC的干扰问题，同时二者是不同的系统，在版图布局上采样时钟边缘不可能做到完全匹配。如图2所示，二者采样边缘的时钟偏差会给比较器带来动态的失调，体现在MDAC输出就是输出幅度变大，随着频率的增加动态的失调变得更大，当其输出幅度超出正常的范围时，如图2虚线所示，ADC后级输出错误，整个ADC只有第一个子级的AD功能。同时随着集成电路工艺尺寸的缩小，器件之间的失配变大，上述时钟通路的失配也会带来芯片成品率的降低。

发明内容

针对现有技术存在的不足，本发明的目的就在于提供了一种无采保流水线ADC时钟偏移校准电路及其控制方法，不但避免了在进行校准时中断转换器的正常工作，而且可以扩大模数转换器的输入频率范围，同时提高模数转换器的成品率。

为了实现上述目的，本发明采用的技术方案是这样的：一种无采保流水线ADC时钟偏移校准电路，包括无采保流水线ADC，所述无采保流水线ADC包括依次连接的第一级电路、第二级电路至第N级电路和数字逻辑单元，且每级电路包括比较器subADC和MDAC模块；所述第一级电路的MDAC模块和比较器subADC的采样电容均直接对动态信号Vi进行采样；还包括校准电路，所述校准电路由第一比较器、第二比较器、校准控制单元以及时钟边缘延时调整模块组成，所述第一比较器、第二比较器的输入信号均为第一级电路的MDAC模块的差分输出Vo、参考电压为整个无采保流水线ADC的基准电压；所述校准控制单元的输入端分别与第一比较器、第二比较器的输出端相连，且校准控制单元的输出端与时钟边缘延时调整模块相连接；所述时钟边缘延时调整模块还分别与第一级电路的比较器subADC和MDAC模块相连接；所述第一比较器、第二比较器的阈值为整个无采保流水线ADC的满幅度的最大值和最小值，且第一比较器、第二比较器的输出用来判断时钟偏差是否造成输出超出满幅。

作为一种优选方案，所述MDAC模块包括S/H、DAC和放大器，其中S/H的输入端直接对动态信号Vi进行采样；所述DAC的输入端与比较器subADC的输出端相连，DAC的输出端与S/H的输出端并接叠加后与放大器的输入端相连；所述放大器的输出端与校准电路相连，且放大器的增益为2^N-1；所述校准电路校准电路的时钟边缘延时调整模块的输入时钟为S/H的底板采样时钟、输出接比较器subADC的底板采样时钟。

作为一种优选方案，所述无采保流水线ADC的最大输入差分峰峰值为VFS；所述第一比较器的参考电压VT为VFS/2，第二比较器的参考电压VB为- VFS/2。