[发明专利]一种NAND闪存及制备方法

说明书

技术领域

本发明涉及一种半导体器件制备工艺，尤其涉及一种基于Gate Last金属栅工艺的二维NAND型闪存工艺。

背景技术

NAND型闪存已经成为目前主流的非易失存储技术，广泛应用于数据中心、个人电脑、手机、智能终端、消费电子等各个领域，而且仍然呈现需求不断增长的局面。NAND型闪存的制造工艺也应经发展到了16nm，从二维的制造工艺向三维的制造工艺转化。三星公司已经宣布了128Gb24个单元堆叠的三维NAND芯片的商业化生产。美光公司则宣布了16nm 128Gb的新型二维NAND芯片，使用新型的二维单元结构突破传统二维结构尺寸缩小的限制。

但是无论是传统的二维NAND闪存工艺还是美光新型的二维工艺，以及三维NAND闪存工艺都不能很好的实现与先进CMOS工艺的集成。三星、美光等NAND闪存大厂均采用专门的生产线，但是这些生产线与CMOS逻辑工艺不兼容。以CMOS工艺为主的各晶圆代工厂均无法实现NAND闪存的生产。传统的二维NAND闪存工艺和三维NAND闪存工艺虽然已经到了十几纳米的工艺，但是这仅仅是对于NAND单元阵列而言的，其逻辑控制电路和模拟电路部分仍然采用的是很落后的CMOS工艺，例如是基于180nm、130nm工艺的生产线。一方面是芯片成本的考虑，先进CMOS制程会增加芯片的制造成本；另一方面是NAND闪存单元的写入需要20V左右的电压，在先进的CMOS工艺上实现高压CMOS管的工艺难度和成本也比较大。美光的新型二维NAND闪存工艺尽管在存储单元阵列区采用了高介电常数金属栅(HKMG)的先进CMOS工艺，但其芯片的逻辑控制电路和模拟电路部分仍然采用的是很落后的CMOS工艺，而且其NAND闪存单元的HKMG工艺采用的是Gate First(先栅极)的工艺集成方法，与目前主流的先进CMOS工艺不兼容。

目前有些应用，特别是嵌入式应用，需要特别高速的芯片处理速度，但是又不需要特别大容量的NAND型闪存，例如在几个Gb量级。这种需求需要非常先进的CMOS制程，例如28nm/20nm的HKMGCMOS工艺，以高速的实现各种复杂的逻辑功能，但同时又需要几个Gb量级的NAND闪存作为数据存取区域。目前的做法是采用两颗独立的芯片，逻辑功能部分采用先进CMOS制程来制造，NAND闪存芯片来自于专门的制造商。但是随着NAND制造商制造工艺的不断发展，出于经济的考虑低容量的闪存在先进工艺上制造并不合算，通常采用落后几代的工艺来制造低容量的闪存。但是NAND闪存制造商这些落后的工艺并不会一直保留，淘汰的很快。此外目前系统小型化、集成化是发展的趋势，多个芯片功能集成到一个芯片无论从性能、功耗还是成本上都是有优势的。

发明内容

本发明提出了一种基于Gate Last(后栅极工艺)金属栅工艺的二维NAND型闪存工艺，采用金属栅工艺实现NAND单元的控制栅，而不是传统的多晶硅环绕控制栅，可以实现与高介电常数金属栅先进CMOS工艺的集成，与目前主流的Gate Last CMOS工艺兼容，克服了目前NAND闪存工艺无法与先进标准逻辑工艺兼容的问题。同时提出了如何在高介电常数金属栅先进CMOS工艺中实现高压DMOS器件的方法，以实现NAND闪存的擦写操作。

本发明所采用的技术方案为：

一种NAND闪存制备方法，其中，包括如下步骤：

提供一设置有隔离区和有源区的衬底，所述衬底中定义有CMOS电路区和存储单元阵列区；

在所述衬底的上表面依次沉积一介电层和第一栅极材料层，刻蚀所述第一栅极材料层形成浮栅，且位于所述储存单元区之上的浮栅位于相邻所述隔离区之间的衬底之上；

制备第一绝缘材料层覆盖在所述浮栅的上表面，且该第一绝缘材料层覆盖在存储单元阵列区之上的浮栅之间的介电层上表面；

制备一牺牲栅极覆盖在第一绝缘材料层的上表面，且位于存储单元阵列区中的牺牲栅极同时将底部两侧浮栅的中间区域进行覆盖；

于所述CMOS电路区的衬底中形成源/漏极；

沉积第二绝缘材料层并抛光至牺牲栅极的上表面，移除所述牺牲栅极；

移除位于所述CMOS电路区中的第一绝缘材料层及浮栅；

沉积第二栅极材料层并抛光至所述第二绝缘材料层的上表面形成控制栅；

形成金属互联结构。

上述的制备方法，其中，采用光刻和刻蚀工艺在所述衬底中形成若干沟槽，并于所述沟槽中填充绝缘材料形成所述隔离区。

上述的制备方法，其中，形成源/漏极的具体步骤如下：