[发明专利]处理器及存取存储器的方法

说明书

本发明涉及处理器及存取存储器的方法。一种处理器包含了多个储存模块以及一仲裁器，其中该多个储存模块分别用以储存多个读取/写入指令，且该多个读取/写入指令系用来要求读取/写入位于该处理器外部的一存储器；以及该仲裁器系耦接于该多个储存模块，且用以接收来自该多个储存模块之该多个读取/写入指令，并安排该多个读取/写入指令传送到一存储器控制器的顺序。

技术领域

本发明系有关于处理器，尤指一种处理器存取一外部存储器的方法。

背景技术

处理器在执行操作时，内部会有多个电路模块需要自动态随机存取存储器(Dynamic Random-Access Memory，DRAM))中读取数据，或是将数据写入到DRAM中，因此，这些电路模块会分别发送多个读取/写入指令到一DRAM控制器中，以要求进行读取/写入DRAM的操作。

然而，由于处理器在发送这些读取/写入指令到DRAM控制器时，通常并不会对这些读取/写入指令在处理器端做有利于DRAM传输协议之排序(DRAM-aware protocolscheduling)的工作，因此，会造成后端DRAM控制器的负担增加，且在数据的存取上也比较没有效率并增加存取反应时间。

发明内容

因此，本发明的目的之一在于提供一种处理器及其存取存储器的方法，其可以透过仲裁器来安排多个读取/写入指令传送到一存储器控制器的顺序，以解决先前技术的问题。

依据本发明一实施例，一种处理器包含了多个储存模块以及一仲裁器，其中该多个储存模块分别用以储存并同时发送多个读取/写入指令，且该多个读取/写入指令系用来要求读取/写入位于该处理器外部的一存储器；以及该仲裁器系耦接于该多个储存模块，且用以接收来自该多个储存模块之该多个读取/写入指令，并安排该多个读取/写入指令传送到一存储器控制器的顺序。

依据本发明另一实施例，一种存取一存储器的方法，包含有：接收分别来自多个储存模块之多个读取/写入指令，其中该多个读取/写入指令系用来要求读取/写入该一存储器；以及安排该多个读取/写入指令传送到一存储器控制器的顺序。

附图说明

图1为依据本发明一实施例之处理器的示意图。

图2为依据本发明另一实施例之处理器的示意图。

图3为读取/写入指令中有关于存取存储器中的实体地址的示意图。

图4为依据本发明一实施例之仲裁电路的示意图。

图5为依据本发明一实施例之第一级仲裁电路与第二级仲裁电路的操作示意图。

图6为依据本发明一实施例之有关于处理器的硬件设计流程图。

图7为依据本发明另一实施例之有关于处理器的硬件设计流程图。

[图的符号的简单说明]：

100 处理器

102 周边组件

104 存储器控制器

106 存储器

110 仲裁器

120 接口电路

130 L1指令高速缓存

131 储存缓冲器

132 转换后备缓冲器

133 L1数据高速缓存

134 写入缓冲器

135 L2高速缓存

140 区块信息