[发明专利]一种鳍式场效应晶体管鳍部的制作方法

说明书

技术领域

本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种鳍式场效应晶体管鳍部的制作方法。

背景技术

随着超大型集成电路尺寸的微缩化持续发展，电路元件的尺寸越来越小且操作的速度越来越快，如何改善电路元件的驱动电流日益重要。当器件的特征尺寸进一步下降时，常规的MOS场效应晶体管的结构已经无法满足对器件性能的需求，多栅器件作为常规器件的替代得到了广泛的关注。而当晶体管的特征尺寸微缩到32纳米及其以下技术节点后，单次光刻曝光已经不能满足制作密集线阵列图形所需的分辨率，于是双重图形化工艺(double patterning)被广泛应用于制作32纳米及其以下技术节点的密集线阵列图形。

鳍式场效应晶体管(FinField-effecttransistor，简称FinFET)是一种常见的多栅器件,鳍式场效晶体管可以根据需要调节器件的阈值电压，进一步降低静态能耗(static powerconsumption)。请参考图1，图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图，其包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)。对于Fin FET，鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。

但是，现有技术在刻蚀形成鳍式场效应晶体管的鳍部过程中，鳍部的高度难以控制，不利于对沟道施加拉应力或压应力，造成鳍式场效应晶体管的响应速度过慢；此外，鳍部之间的距离较宽，导致器件的集成度较低。因此，业界亟需提供一种新的鳍式场效应晶体管鳍部(Fin FET)的制作方法，以解决上述问题。

发明内容

本发明的目的是针对现有技术中存在上述缺陷，提供了一种新的鳍式场效应晶体管鳍部的制作方法，以改善现有的鳍部高度难以控制，不利于对沟道施加拉应力或压应力，造成鳍式场效应晶体管的响应速度过慢。

为解决上述问题，本发明提供一种鳍式场效应晶体管鳍部的制作方法，其特征在于，包括以下步骤：

步骤S01：在半导体衬底上形成硬掩膜层，所述硬掩膜层具有第一图形；

步骤S02：在所述硬掩膜层上涂布光刻平坦化层，对所述光刻平坦化层以及硬掩膜层进行刻蚀，以使所述硬掩膜层具有第二图形；

步骤S03：去除所述光刻平坦化层，并在所述硬掩膜层的侧壁形成侧墙；

步骤S04：以所述侧墙为掩膜，对所述半导体衬底进行第一刻蚀，以形成由上往下逐渐变窄的沟槽；

步骤S05：在所述沟槽内填入二氧化硅，而后去除沟槽内的部分二氧化硅，并保留部分高度的二氧化硅；

步骤S06：去除所述侧墙，以所述硬掩膜层为掩膜对所述沟槽进行第二刻蚀并去除所述硬掩膜层，以得到鳍式场效应晶体管的鳍部。

优选的，步骤S01中，所述硬掩膜层为双层结构，由上往下依次包括不定性碳层以及多晶硅层。

优选的，所述多晶硅层的厚度为所述不定性碳层的厚度为

优选的，所述沟槽的侧壁与所述半导体衬底平面所成角度的范围为80°～95°。

优选的，保留的二氧化硅的高度小于去除的二氧化硅的高度。

优选的，去除沟槽内的部分二氧化硅采用热磷酸或者氢氟酸。

优选的，去除沟槽内的部分二氧化硅的速率为

优选的，所述侧墙的材质为氮化硅或者二氧化硅，所述侧墙的厚度为

优选的，去除所述侧墙采用热磷酸或者氢氟酸。

优选的，第二刻蚀后，去除所述沟槽内保留的部分高度的二氧化硅。

综上所述，本发明首先在半导体衬底上通过双重曝光形成图形化的硬掩模层；接着在所述图形化的硬掩模层的侧壁形成侧墙；然后以侧墙为掩模，对半导体衬底进行第一次的刻蚀形成逐渐变窄的沟槽；在接着在沟槽中填充二氧化硅，而后去除沟槽内的部分二氧化硅；随后去除侧墙，以硬掩模层为掩模对所述沟槽进行第二次的刻蚀以得到鳍式场效应晶体管的鳍部。