[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法。其制作方法包括：首先提供一基底，且基底具有一介电层，然后形成一铝金属层于介电层上，形成一铂金属层于铝金属层上，进行一第一蚀刻制作工艺去除部分铂金属层及部分铝金属层以形成一图案化的铂金属层，之后再进行一第二蚀刻制作工艺去除部分由图案化的铂金属层所暴露出的铝金属层及部分介电层。

技术领域

本发明涉及一种制作半导体元件的方法，尤其是涉及一种利用铝金属层为蚀刻停止层来图案化铂金属层的方法。

背景技术

微机电(microelectromechanical systems,MEMS)装置包括具有微机电的基板与微电子电路整合在一起。此种装置可形成例如微感应器(microsensors)或微驱动器(microactuators)，其基于例如电磁、电致伸缩(electrostrictive)、热电、压电、压阻(piezoresistive)等效应来操作。MEMS装置可通过微电子技术例如光刻、气相沉积、及蚀刻等，在绝缘层或其他的基板上制得。近来，有使用与现有的模拟及数字CMOS(互补式金属氧化物半导体)电路的同类型的制造步骤(例如材料层的沉积与材料层的选择性移除)来制造MEMS。

铂金属由于其特有化学稳定度以及具有抗氧化等特性，因此已广泛使用于超大型集成电路与微机电领域中作为电热、湿度以及气体侦测器。此外，铂金属又因具有高功函数且在与介电材料的交界面可针对电子的传输产生高电荷阻障屏蔽，因此可用来抑止漏电流。然而，现今对铂金属进行图案化的过程中时常因蚀刻的力道无法被有效控制而造成均一度不佳及底下的介电材料耗损等问题。因此如何改良现行制作工艺即为现今一重要课题。

发明内容

为解决上述问题，本发明优选实施例是公开一种制作半导体元件的方法。首先提供一基底，且基底具有一介电层，然后形成一铝金属层于介电层上，形成一铂金属层于铝金属层上，进行一第一蚀刻制作工艺去除部分铂金属层及部分铝金属层以形成一图案化的铂金属层，之后再进行一第二蚀刻制作工艺去除部分由图案化的铂金属层所暴露出的铝金属层及部分介电层。

本发明另一实施例公开一种半导体元件，包含一基底，该基底具有一介电层；一铝金属层设于介电层上；以及一铂金属层设于铝金属层上。

附图说明

图1至图4为本发明优选实施例制作一半导体元件的方法示意图。

主要元件符号说明

12 基底 14 导电堆叠层

16 介电层 18 金属层

20 接触孔 22 金属间介电层

24 导电区 26 铝金属层

28 阻障层 30 铂金属层

具体实施方式

请参照图1至图4，图1至图4为本发明优选实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，例如一由硅、硅覆绝缘材料、外延层、硅锗层或其他半导体材料所构成的基底。基底12中可包含至少一导电堆叠层14与至少一介电层16设于导电堆叠层14上，其中导电堆叠层14可包含一由金属层18、接触孔20、金属间介电层22以及导电区24等元件所构成的堆叠结构。在本实施例中，导电堆叠层14可利用例如双镶嵌(dualdamascene)制作工艺等方式制作而成，而介电层16则优选由低介电常数材料(介电常数低于3.9)、超低介电常数材料(介电常数低于2.6)或通孔型超低介电常数材料所构成，例如本实施例的介电层16优选由氧化硅所构成，但不局限于此。另外导电堆叠层14的层数，包括金属层18与接触孔20的数量等均可视产品需求调整，并不局限于本实施例所公开的数量。由于形成导电堆叠层14与介电层16是本领域所熟知技术，在此不另加赘述。