[发明专利]一种环形振荡器

说明书

技术领域

本发明属于集成电路设计领域，具体涉及一种环形振荡器。

背景技术

近年来电子产品要求能够满足手持多终端通信，几乎所有的通信系统都需要稳定的周期信号即时钟来提供基本的时序基础。这些时钟信号一般由频率综合技术产生。频率综合技术中的核心是振荡器电路设计。振荡器电路结构普遍有两种：环行振荡器和LC振荡器。由于环行振荡器电路结构简单，对工艺要求不高，便于集成，所以在片上系统中得到了最广泛的应用。

环形振荡器是由几个基本的差分延迟单元电路相连组成一个环路，分单端和差分两种电路结构。由于差分结构具有较好的抗噪声能力，因此比较多的应用于高速的PLL中。

如图1所示，环形振荡器的一种实现频率调节的方法是由Turker,S.P.Khatri,E.Sánchez-Sinencio提出的一种采用伪差分结构的差分延迟单元(A DCVSL Delay Cell for Fast Low Power Frequency Synthesis Applications，IEEE Trans.Circuits Syst.I,Reg.Papers,vol.58,no.6,pp.1225–1238,2011)，其中PMOS管作为粗调和细调管，避免了尾电流源带来的闪烁噪声，改良了调谐线性。然而当调节电压变小，振荡频率变高时，这种调节方式通常会造成抖动性能不够好。

发明内容

本发明所要解决的是现有环形振荡器的抖动性能不够好的问题，提供一种环形振荡器，即多反馈双调谐注入锁定的环形振荡器。

为解决上述问题，本发明是通过以下技术方案实现的：

一种环形振荡器，主要由3个差分延迟单元D1～D3和1个注入单元INJ组成。第一差分延迟单元D1的差分同相输出端VOUT+接第二差分延迟单元D2的主环路反相输入端VP-，第二差分延迟单元D2的差分同相输出端VOUT+接第三差分延迟单元D3的主环路反相输入端VP-，第三差分延迟单元D3的差分同相输出端VOUT+接第一差分延迟单元D1的主环路反相输入端VP-。第一差分延迟单元D1的差分反相输出端VOUT-接第二差分延迟单元D2的主环路同相输入端VP+，第二差分延迟单元D2的差分反相输出端VOUT-接第三差分延迟单元D3的主环路同相输入端VP+，第三差分延迟单元D3的差分反相输出端VOUT-接第一差分延迟单元D1的主环路同相输入端VP+。第一差分延迟单元D1的主环路同相输入端VP+接第二差分延迟单元D2的辅助环路同相输入端VS+,第一差分延迟单元D1的主环路反相输入端VP-接第二差分延迟单元D2的辅助环路反相输入端VS-。第一差分延迟单元D1的辅助环路同相输入端VS+接第三差分延迟单元D3的主环路同相输入端VP+，第一差分延迟单元D1的辅助环路反相输入端VS-接第三差分延迟单元D3的主环路反相输入端VP-。第二差分延迟单元D2的主环路同相输入端VP+接第三差分延迟单元D3的辅助环路同相输入端VS+,第二差分延迟单元D2的辅助环路同相输入端VS+接第三差分延迟单元D3的辅助环路反相输入端VS-。第一差分延迟单元D1的粗调输入端VCOARSE,第二差分延迟单元D2的粗调输入端VCOARSE和第三差分延迟单元D3的粗调输入端VCOARSE同时接粗调输入信号VCOARSE。第一差分延迟单元D1的细调输入端VFINE,第二差分延迟单元D2的细调输入端VFINE和第三差分延迟单元D3的细调输入端VFINE同时接细调输入信号VFINE。第一差分延迟单元D1的电源端VDD,第二差分延迟单元D2的电源端VDD和第三差分延迟单元D3的电源端VDD同时接电源VDD。第一差分延迟单元D1的接地端GND,第二差分延迟单元D2的接地端GND和第三差分延迟单元D3的接地端GND同时接地GND。注入单元INJ的栅级接注入信号输入端VINJ，注入单元INJ的漏极接第三差分延迟单元D3的差分反相输出端VOUT-,注入单元INJ的源级接第三差分延迟单元D3的差分同相输出端VOUT+。