[发明专利]半导体结构及其制作方法

说明书

本发明提供一种半导体结构及其制作方法，该半导体结构包含有一基底，该基底上具有一鳍状结构，一栅极结构，跨越于部分该鳍状结构上，其中该鳍状结构被该栅极结构覆盖的顶面定义为一第一顶面，该鳍状结构未被该栅极结构覆盖的顶面定义为一第二顶面，且该第一顶面高于该第二顶面，以及一间隙壁，覆盖部分该栅极结构的侧壁，该间隙壁包含有一内间隙壁以及一覆盖于该内间隙壁外表面的外间隙壁，其中该外间隙壁还直接接触该鳍状结构的第二顶面。

技术领域

本发明涉及一种半导体制作工艺，特别涉及一种在内间隙壁形成之后，额外对鳍状结构进行一缩减步骤，之后才形成外间隙壁，以保护鳍状结构与栅极结构的半导体制作工艺。

背景技术

为了能增加半导体结构的载流子迁移率，可以选择对于栅极通道施加压缩应力或是伸张应力。举例来说，若需要施加的是压缩应力，现有技术常利用选择性外延成长(selective epitaxial growth,SEG)技术于一硅基底内形成晶格排列与该硅基底相同之外延结构，例如硅锗(silicon germanium，SiGe)外延结构。利用硅锗外延结构的晶格常数(lattice constant)大于该硅基底晶格的特点，对P型金属氧化物半导体晶体管的通道区产生应力，增加通道区的载流子迁移率(carrier mobility)，并用于增加金属氧化物半导体晶体管的速度。反之，若是N型半导体晶体管则可选择于硅基底内形成硅碳(siliconcarbide,SiC)外延结构，对栅极通道区产生伸张应力。

前述方法虽然可以有效提升通道区的载流子迁移率，却导致整体制作工艺的复杂度以及制作工艺控制的难度，尤其是在半导体元件尺寸持续缩小的趋势下，容易因为制作过程产生的缺失，造成漏电流增加并损及元件的品质及效能。

发明内容

本发明提供一种半导体结构，包含有一基底，该基底上具有一鳍状结构，一栅极结构，跨越于部分该鳍状结构上，其中该鳍状结构被该栅极结构覆盖的顶面定义为一第一顶面，该鳍状结构未被该栅极结构覆盖的顶面定义为一第二顶面，且该第一顶面高于该第二顶面，以及一间隙壁，覆盖于该鳍状结构的第二顶面以及侧壁，以及覆盖部分该栅极结构的侧壁。

本发明还提供一种半导体结构的制作方法，至少包含以下步骤：首先，提供一基底，基底上有一鳍状结构，并有一栅极结构跨越该鳍状结构，一内间隙壁形成于该栅极结构的两侧壁，此外该内间隙壁还部分覆盖该鳍状结构的一顶面上以及部分侧壁，接着，对该鳍状结构进行一缩减步骤，部分移除该鳍状结构的顶面以及侧壁，其中，缩减后的该鳍状结构，未被该栅极结构覆盖的顶面定义为一第二顶面，并产生一空隙位于该第二顶面以及该内间隙壁的一底面之间，然后形成一外间隙壁，至少覆盖于该第二顶面上以及该空隙中。

本发明的特征在于，在内间隙壁形成之后，额外对鳍状结构进行一缩减步骤，因此未被栅极结构覆盖的鳍状结构，其宽度与高度都缩小，也因此在内间隙壁的正下方产生一空隙，而后续形成的外间隙壁则填入空隙中，并且直接接触鳍状结构的侧壁。如此一来，可有效保护鳍状结构本体与栅极结构，避免受到后续其他制作工艺的破坏，例如后续外延制作工艺所包含的预清洗步骤等，进而影响半导体结构的品质。

附图说明

图1～图8为本发明的半导体结构的立体结构示意图；

图5A为图5中沿着剖面线A-A’所得的半导体结构剖视图；

图6A为图6中沿着剖面线B-B’所得的半导体结构剖视图；

图7A为图7中沿着剖面线C-C’所得的半导体结构剖视图。

主要元件符号说明

100 基底

102 鳍状结构

104 绝缘层

106 栅极结构

108 栅极介电层