[发明专利]用于低电源电压条件下的电压自举电荷泵电路

说明书

技术领域

本发明涉及电荷泵电路领域，特别是涉及一种用于低电源电压条件下 的电压自举电荷泵电路。

背景技术

随着半导体制造工艺和集成电路设计能力的不断进步，人们已经能够 把包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个芯 片上，这就是系统级芯片(System-on-Chip，SoC)。随着数据吞吐量不断上 升以及系统低功耗要求，系统级芯片核心电压(corevdd)逐步降低。目 前而言，SoC系统的核心电压一般都在1.8V以下，并可以预见在不远的将 来，会进一步降低到1.5V，乃至1.2V以下。这给模拟电路，特别是对电源 电压敏感的电路，例如电荷泵电路的设计带来了巨大的挑战。在很多使用 电荷泵的系统中不得不采用双电源供电的模式来解决上述矛盾，然而双电 源供电使得芯片的电源系统更加复杂，电源网络设计，器件隔离以及ESD (静电放电)保护设计难度加大。因此设计一个可以在芯片核心电压下稳 定可靠工作的电荷泵电路，对于目前的SoC设计有十分重要的现实意义。

发明内容

本发明要解决的技术问题是提供一种用于低电源电压条件下的电压自 举电荷泵电路，能够在低供电电压下向外提供稳定的输出高压。

为解决上述技术问题，本发明的用于低电源电压条件下的电压自举电 荷泵电路，由多级电路级联组成，每一级电路包括一电压自举电路和一电 荷泵单元；由时钟驱动的所述电压自举电路在低电源电压下，将有效时钟 电压升高到2倍电源电压，用以作为实际的时钟电压供所述电荷泵单元使 用。

本发明针对电源电压下降导致电荷转移效率急剧下降的事实，通过电 压自举电路提高时钟电平，将电荷泵的时钟电压倍增，抵消电源电压降低 引起的电荷转移效率下降，电荷转移效率得以恢复乃至提高，使得电荷泵 在低电压下仍能高效率的提供高压输出驱动(即提供稳定的输出高压)。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是电压自举电路原理图；

图2是带电压自举的电荷泵单元原理图。

具体实施方式

所述用于低电源电压条件下的电压自举电荷泵电路，由多级电路级联 组成，每一级电路包括一电压自举电路和一电荷泵单元。由时钟驱动的所 述电压自举电路将较低的电源电压倍增，用以作为实际的时钟电压供所述 电荷泵单元使用。所述低电源电压是指小于等于1.8V。

每级电荷泵单元使用NMOS晶体管和PMOS晶体管串联结构，这种结构 在最大程度上减小了反向漏电造成的电荷转移损失，大大提高了电荷传递 效率。

结合图1所示，所述电压自举电路由两条并行的通路组成，其中，一 条通路由NMOS晶体管MN0、MN1，PMOS晶体管MP1及两只电容C0、C1构成， 另一条通路由NMOS晶体管MN2、MN3，PMOS晶体管MP2及两只电容C2、C3 构成；

NMOS晶体管MN0的源极接电源电压Vdd；其漏极与电容C0的一端和PMOS 晶体管MP1的源极相连接，该连接的节点记为A；电容C0的另一端记为CK0 端；NMOS晶体管MN1的源极接地，其漏极与电容C1的一端和PMOS晶体管MP1 的漏极相连接，该连接的节点记为B；电容C1的另一端记为CK0，端；NMOS 晶体管MN1的栅极与PMOS晶体管MP1的栅极相连接，记为CK1端。

NMOS晶体管MN2的源极接电源电压Vdd；其漏极与电容C2的一端和PMOS 晶体管MP2的源极相连接，该连接的节点记为C；电容C2的另一端所述CK1 端相连接；NMOS晶体管MN3的源极接地，其漏极与电容C3的一端和PMOS 晶体管MP2的漏极相连接，该连接的节点记为B，；电容C3的另一端记为 CK1，端；NMOS晶体管MN3的栅极与PMOS晶体管MP2的栅极相连接，并与 所述CK0端相连接。

NMOS晶体管MN0的栅极与所述C端相连接，NMOS晶体管MN2栅极的与 所述A端相连接。

所述并行的两条通路的驱动时钟相位相差180度，并且各自通路上的 电容节点(参见图1中的A点和C点，CK0，端和CK1，端)同时为对方提 供栅电压，两条通路的电荷转移过程交替进行，保证了在任意的时钟半周 期内均有充电电流提供给电荷泵单元输出，这样可以有效减小输出电压的 波动。