[发明专利]基于切断反馈技术的存储单元电路

权利要求书

1.一种基于切断反馈技术的存储单元电路，其特征在于，包括：两个反相器INV0和INV1，四个NMOS管M0、M1、M2、M4，一个PMOS管M3；

NMOS管M0的栅极接WL信号，源极接BL信号，漏极接点P；NMOS管M1的栅极接点Q，源极接VVSS信号，漏极接点P；NMOS管M2的栅极接WWL信号，源极接点P，漏极接点Q；PMOS管M3的栅极接WWL信号，源极接点Q，漏极接点Q0；NMOS管M4的栅极接WWLb信号，源极接点Q0，漏极接点Q；反相器INV0的输入接点Q，输出接点Qb；反相器INV1的输入接点Qb，输出接点Q0；

其中BL信号和WWL信号为列共享，WL信号、WWLb信号和VVSS信号为行共享；

BL：位线；

WWL：第一写字线；

WL：字线；

WWLb：第二写字线，其上信号与WWL信号相反；

VVSS：虚拟地线。

2.如权利要求1所述的基于切断反馈技术的存储单元电路，其特征在于：

当该存储单元在保持状态时，将WWL信号置于低电平，WWLb信号置于高电平，WL信号置于低电平，当该存储单元的所在行有其他存储单元处于读状态时，将VVSS信号置于低电平，否则VVSS信号置于高电平；

该存储单元处于写状态时，将WWL信号置于高电平、WWLb信号置于低电平、WL信号置于高电平、VVSS信号置于高电平；

该存储单元处于读状态时，将WWL信号置于低电平、WWLb信号置于高电平、WL信号置于高电平、VVSS信号置于低电平。