[发明专利]基于切断反馈技术的存储单元电路

说明书

技术领域

本发明涉及一种片上存储器的存储单元，属于集成电路设计领域，尤其涉及一种工作在近阈值电压的SRAM的存储单元。

背景技术

随着当今电子移动设备的普及，降低微处理器的功耗成为了研究热点。对于集成电路，降低供电电压是降低功耗最为有效的手段。微处理器中分布着大量的片上存储器，然而降低片上存储器的供电电压是十分困难的。这主要由于组成存储单元的两个反相器要求匹配程度非常高，而随着供电电压的降低和工艺尺寸的不断减小，工艺浮动和负偏压温度不稳定性会增强两个反相器的差异性。因此当片上存储器的电压下降到某一节点时就会对存储器的稳定性造成影响。工艺浮动和负偏压温度不稳定性对现代低电压存储器的设计与制造是十分致命的，一款存储器的抗工艺浮动和负偏压温度不稳定性越强，所能获得的最低工作电压也就越低，功耗也就越低。目前对存储器的研究热点主要集中于如何增强存储单元的保持能力、读能力和写能力，以对抗工艺浮动和负偏压温度不稳定性。

存储单元的工作状态一般分为读状态、写状态和保持状态。当供电电压降低时，存储器在这三个状态都可能会发生错误，即读失败、写失败、保持失败和响应时间失败。各种错误发生的原因如下：读失败是由于如图1的6管为代表的存储单元在进行读操作的时候，都要对第一位线BL、第二位线BLB进行预充电。而由于两个反相器的不匹配，所以预充电电荷可能造成存储单元内的值发生错乱；写失败是由于存储单元内的两个反相器首尾相连形成了正反馈，这个正反馈有两种作用，第一是在保持状态下提供保持能力，第二是在写状态时阻碍正常的写操作造成写失败。在低电压状态下，就会发生写失败的情况；保持失败的主要原因是由于存储单元在保持状态下会受到热噪声的干扰，如果该热噪声大于存储单元的噪声容限则会发生存储单元内的值发生错乱。另一方面当某一个存储单元处于保持状态下，来自于其他存储单元的半选择干扰会影响存储单元的值。通常意义上的半选择干扰的形成原因是所指的是，由于存储单元的位线和字线都是共用的，对某一单元进行读写时，该单元所在行的字线全部打开，如果该行其他单元的位线上存在干扰时就会导致其他单元的值发生错乱；由于降低了工作电压，必然以牺牲速度为代价。

评价一款低电压存储器的主要参数就是该存储器在正常工作时可获得的最低工作电压，该最低电压为最低写电压、 最低读电压、 最低保持电压、最低速度响应电压中的最大值。其中最低读电压和最低保持电压通常是由该存储器处于读和保持状态下的静态噪声容限决定的，需要注意的是在保持状态下需要考虑处于半选择干扰时的情况。静态噪声容限指的是存储单元所能承受的最大直流噪声信号的幅值;最低写电压是由写容限来决定的，如果写容限低于零则认定写失败;在读和写时如果该速度不满足人为要求则认定响应速度失败；同时存储器的版图面积也是需要考虑的重要因素之一；在实际设计中还需要考虑该存储单元是否支持位交错结构，因为ECC结构只能针对一个逻辑字内仅有一位发生软错误的情况进行修正，所以尽量不要将一个逻辑字内的位摆放在一起；此外双端口读的单元要优于单端口读的单元，双端口读的单元可以直接利用读端口的电压差进行放大，而单端读的单元需要基于基准电压源来进行放大，这可能会造成额外的功耗以及错误的放大。

对于低电压存储器的主要设计难点主要在于，设计存储单元时需要分别针对读和写的要求进行调整参数。为提高读的能力应该使用强的下拉NMOS和小的β比率（β比率为M0、M1和下拉NMOS的尺寸比率）。然而为了提高写的能力，存储单元应具有大的β比率。由于读和写过程存在矛盾，所以在设计存储单元时存具有较高难度。近年对低电压存储器的解决方法主要集中为以下几点：1、在各种工作状态下为M0、M1的栅极提供不同的电压，一般在读工作状态下使该栅极电压低于存储单元的供电电压，写状态下使该栅极电压高于存储单元的供电电压。2、根据不同工作状态改变存储单元内各MOS的衬底偏置电压，获得相应更高的读写能力和保持能力。3、利用读助手和写助手来增强读写能力。4、设计各种工作原理的存储单元，其中8T（8管）存储单元由于其增强了读的能力被广泛使用。

发明内容

本发明的目的在于提供一种基于切断反馈技术的高性能存储单元电路。该电路具有保持能力强、读能力强、写能力强、减少漏电流和良好的抗工艺浮动性能，同时具有较低功耗。

为实现上述目的，本发明的基于切断反馈技术的存储单元电路包括：

一种基于切断反馈技术的存储单元电路，包括：两个反相器INV0和INV1，四个NMOS管M0、M1、M2、M4，一个PMOS管M3；