[发明专利]一种电源钳位静电放电保护电路

说明书

技术领域

本发明涉及集成电路技术领域，更具体涉及一种电源钳位静电放电保护电路。

背景技术

在CMOS集成电路中，随着制造工艺的不断进步，器件的特征尺寸正在不断减小，以降低芯片工作电压减小功耗，然而器件的栅氧化层的不断变薄，导致其击穿电压变得更低。集成电路芯片在制造、封装和工作中，都有可能遭受到不同强度的静电放电(Electronic Static Discharge,ESD)冲击，为了保护芯片内部电路不受ESD冲击影响导致功能出错或者损坏，高效的电源钳位ESD保护电路在一款成功的芯片中是不可或缺的。

有效的ESD保护电路结构，在ESD冲击来临时，其本身能够迅速开启，为静电电荷泄放提供一个低阻通道，使大量静电电荷以大电流形式被泄放掉，同时，电源引脚VDD上的钳位电压也需要仔细设计，避免闩锁问题的出现。而在芯片上电和芯片正常工作状态中，ESD保护电路应该保持严格的关闭，减少漏电流，避免误触发。同时，泄流器件的开启速度、开启是否充分以及芯片面积都是重要的设计指标。

设计中多用RC(电阻-电容)及类似结构来完成泄流器件的触发，因为其触发速度快于DC纯直流触发。RC时间常数是个重要的设计指标，为避免误触发，常常将其数值设计得比较小，但同时也需要保证泄放器件有足够的开启时间；其次，为避免误触发后进入闩锁状态，一个有效的关断机制也需要被考量。大尺寸的NMOS晶体管常常被用作泄流器件，其开启电路和关断电路在很多设计中也被独立开来，而不是靠大的RC时间常数过去后再关闭，这样可以有效减少面积；而CMOS器件的开启等效电阻，在尺寸不大的情况下却能提供大的电阻数值，在特定情况下可以代替电阻实现指定功能。

图1所示为一种比较典型的多重RC电源钳位ESD保护电路，其中大尺寸NMOS晶体管M_bbig作为泄流器件，当ESD脉冲打到电源管脚VDD时，V_CC1不能立即跟随VDD上升，在初始阶段保持低电平，经过两级反相器INVV1(M_PP1，M_NN1)和INVV2(M_PP2，M_NN2)，将M_PP3的栅极拉到低电平，从而打开M_PP3，将M_bbig栅极电压V_GG拉到VDD，M_bbig迅速开启以泄放静电电荷。值得注意的是，此时M_NN3因栅极电压为0而保持关闭,之后，V_CC1逐渐上升，M_PP3逐渐关闭，V_GG也随着VDD减小而减小。当时间常数过去后，V_CC1因电容C_P1充电完成而变成逻辑高电平，从而关闭M_PP3，此时M_NN3同样关闭，因而M_bbig的栅极处于悬置状态，较于以前的设计，V_GG能够保持较高电压。反相器INVV1的输出因此为低电平，开启M_PP5，为电容C_P2充电。当C_P2的上极板电压因充电而变成逻辑高电平，经过下一级反相器作用，开启M_PP6，对C_P3充电，直到C_P3的上极板电压被拉升到M_NN3的阈值电压，M_NN3开始导通，将V_GG逐步下拉到0，结束ESD泄放过程。在此设计中，M_PP5和M_PP6的作用相当于电阻，分别和C_P2、C_P3组成RC结构。

正常上电过程中，因为上电时间远远大于时间常数，电容C_P1充电速度能够跟上VDD的变化，因此V_CC1能够和VDD保持同步，从而M_PP3始终被关闭，M_NN3被开启，从而V_GG被下拉到0，使M_bbig始终处于关闭状态，对正常上电过程没有影响。