[发明专利]嵌入式锗硅的形成方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及嵌入式锗硅的形成方法。

背景技术

随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与硅工艺兼容的新材料、新结构和新性质。近年来，应变硅(StrainedSi)技术由于在提高CMOS器件性能方面的卓越表现而备受关注。例如，通过在沟道中引入适当的压应力和张应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率。典型的PMOS应变硅器件可通过外延SiGe源漏引入沟道压应力，利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率；而对于NMOS应变硅器件则可通过淀积SiN薄膜引入沟道张应力，利用SiN薄膜的高本征应力控制应变大小，进而改善电子迁移率。因此，通过工艺、材料、结构参数的优化设计，研究半导体纳米器件中应力、应变的控制有重要的科学意义和实用价值。

对于PMOS，嵌入式SiGe技术是使沟道所受应力提升的最有效的方法，并且已经用于量产。研究发现SiGe越接近沟道越能施加大的应力，使得PMOS的性能获得更大的提升，并且设计了多种工艺方法及流程。在现有技术中，形成嵌入式SiGe的方法通常涉及预先形成一定形状的凹槽，然后在凹槽内外延生长SiGe。

在形成凹槽的过程中所使用的干法或湿法刻蚀工艺会对晶片上的结构造成一定的损伤，并且还会留下刻蚀残留物。

因此，需要一种改进的嵌入式锗硅的制作方法，从而避免上述问题。

发明内容

本发明的目的是提供一种半导体器件的制造方法，通过该方法，可简化现有工艺，并能够获得良好、可控的应力层。

根据本发明的一个方面，提供一种半导体器件的制造方法，包括：在衬底的第一区域上形成栅极；在所述栅极的两侧形成第一侧墙；在所述第一侧墙外侧形成第二侧墙；在所述第二侧墙两侧的源区和漏区上形成应力调节层，以及进行高温氧化过程，使得所述应力调节层中的原子至少部分地向所述应力调节层、所述第二侧墙以及所述第一侧墙下的所述衬底中移动，从而形成嵌入式应力调节层。

根据本发明的一个方面，前述方法中，衬底选自以下材料中的任一种：单晶硅、经掺杂的单晶硅、绝缘体上的硅。

根据本发明的一个方面，前述方法中，应力调节层是SiGe层。

根据本发明的一个方面，前述方法中，SiGe层是通过外延生长形成的；所述SiGe层的厚度大于200埃。

根据本发明的一个方面，前述方法中，SiGe层中的Ge浓度大于10％。

根据本发明的一个方面，前述方法中，应力调节层是SiC层。

根据本发明的一个方面，前述方法中，第二侧墙的宽度大于50埃。

根据本发明的一个方面，前述方法中，高温氧化过程的温度为500℃至1200℃，氧化时间为1分钟至30分钟，氧气流量为500sccm至1000sccm。

根据本发明的一个方面，前述方法还包括在形成嵌入式应力调节层之后去除所述第二侧墙。

根据本发明的一个方面，前述方法还包括在形成所述栅极之前在衬底上形成浅槽隔离沟槽结构，从而隔离出所述第一区域和第二区域。

根据本发明的一个方面，前述方法还包括在形成所述第二侧墙后，沉积掩膜层，并选择性地去除所述第一区域上的掩模层。

根据本发明的一个方面，前述方法中，所述掩膜层是氮化硅层。

与现有技术相比，本发明的优点包括：

根据本发明的方案可简化现有的形成嵌入式应力调节层的工艺，避免为了形成嵌入式SiGe层结构而对源区和漏区进行刻蚀以形成凹槽。

附图说明

为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，放大了层和区域的厚度。相同或相应的部件将用相同或类似的标记表示。

图1A至图1E示出根据本发明的第一实施例形成嵌入式SiGe的过程的剖面示意图。

图2A至图2F示出根据本发明的第二实施例形成嵌入式SiGe的过程的剖面示意图。

图3A至图3E示出根据本发明的第三实施例形成嵌入式SiC的过程的剖面示意图。

图4示出根据本发明的一个实施例的形成应力调节层的流程图。