[发明专利]与集成电路工艺兼容的电容结构及其制备方法

说明书

技术领域

本发明涉及半导体技术领域，具体涉及一种与集成电路工艺兼容的电容结构及其制备方法。

背景技术

集成电路或称微电路(microcircuit)、微芯片(microchip)、芯片(chip)、又称为IC(integrated circuit)，在电子学中是一种把电路(主要包括半导体装置，也包括被动元件等)小型化的方式，并通常制造在半导体晶圆表面上。

电容器在电子线路中的作用一般概括为：通交流、阻直流。电容器是电子线路必不可少的组成部分。在集成电路或超大规模集成电路中，电容器作为一种分立式无源元件仍然大量使用于各种功能的电路中，其在电路中所起的作用十分重要。电容器可以用作贮能元件、改善电路的品质因子、隔直流、旁路(去耦)、耦合、滤波、温度补偿、计时、调谐、整流、储能等等。

通常，在集成电路后道工艺中制备电容器，并采用与半导体集成电路工艺相兼容的方法。集成电路工艺中的电容结构通常为平行板结构(Metal-Insulator-Metal，MIM)，即在硅片表面淀积一层金属，然后依次淀积电容介质和另一层金属。这样的结构能得到准确的电容面积，结构简单，易于实现。

但是，由于IC尺寸限制，其单位面积上的电容面积较小，即比表面积小，在IC上只能产生很小的电容量。由于有些功能电路中需要较大的电容量，从而导致传统的电容结构不能满足需要。

发明内容

为了克服以上问题，本发明旨在提供一种与集成电路工艺兼容的电容结构和制备方法，使得制备出的电容结构具有较高的电容量。

为了实现上述目的，本发明提供了一种与集成电路工艺兼容的电容结构的制备方法，在一表面从下到上依次具有绝缘介质层和牺牲层的半导体衬底上进行制备；其包括以下步骤：

步骤01：图形化所述绝缘介质层和所述牺牲层，在所述绝缘介质层和所述牺牲层中形成沟槽；

步骤02：在所述沟槽中沉积第一金属层；

步骤03：在所述第一金属层表面沉积电容介质层；

步骤04：在所述电容介质层表面沉积第二金属层；

步骤05：对完成所述步骤04的所述半导体衬底表面进行化学机械抛光，直至露出所述绝缘介质层的表面。

优选地，所述步骤01中，在形成所述沟槽之后，还包括：对所述沟槽底部拐角进行圆化处理。

优选地，采用化学气相沉积法沉积所述第一金属层，所述电容介质层或所述第二金属层。

优选地，所述步骤01中，所述沟槽之间的间距为10-1000nm，所述沟槽的宽度为10-1000nm，所述沟槽的深度为10-5000nm。

优选地，所述步骤02中，所述第一金属层的材料为Ta，TaN，Ti，TiN或其复合层，所述第一金属层的厚度为2-1000nm，且小于1000nm。

优选地，所述步骤03中，所述电容介质层的厚度为2-1000nm，且小于1000nm。

优选地，所述步骤04中，所述第二金属层的厚度为2-1000nm，且小于1000nm。

本发明还提供了一种采用上所述的制备方法所制备的与集成电路工艺兼容的电容结构。

优选地，所述电容结构中的所述第一金属层的材料为Ta，TaN，Ti，TiN或其复合层，所述第一金属层的厚度为2-1000nm，且小于1000nm。

优选地，所述电容结构中的所述电容介质层的厚度为2-1000nm，且小于1000nm；所述第二金属层的厚度为2-1000nm，且小于1000nm。

本发明的与集成电路工艺兼容的电容结构及制备方法，与传统平行板电容结构相比，通过设置槽式电容结构，增加了电容结构的比表面积以及半导体衬底单位面积所得到的电容量；并且，本发明的制备方法，与集成电路制造工艺相兼容，工艺简单，成本低廉，利于大规模生产。

附图说明

图1为本发明的一个较佳实施例的电容结构的制备方法的流程示意图

图2为本发明的一个较佳实施例中所采用的半导体衬底的结构示意图

图3-7为本发明的一个较佳实施例的电容结构的制备方法的步骤示意图

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

本发明提供了槽式电容结构及其制备方法，其与集成电路工艺相兼容。通过设置槽式电容结构，增加了电容结构的比表面积以及半导体衬底单位面积所得到的电容量。