[发明专利]一种闪存器件及其编程方法

说明书

本发明提供一种闪存器件及编程方法，包括衬底，其为呈圆柱体结构，衬底的端部分别为源端和漏端；栅极包覆于衬底的中间部分，栅极与衬底之间设有第一绝缘层，其中，栅极包括并列的控制栅以及浮栅；接触线分别从两个端部引出，用于施加衬底电压。本发明闪存器件的编程方法利用背栅偏压协助的热电子产生机制，能够使漏端加上较低的电压，有效缩短分列栅浮栅闪存的关键尺寸，增加了闪存阵列的单元密度，即增加了闪存的存储容量和密度；本发明通过施加偏压来协助热电子的运动，提供足够的越过氧化层的能量来完成编译，提高闪存的编译效率，降低编译电流功耗。

技术领域

本发明涉及半导体集成电路及其制造领域，尤其涉及一种闪存器件及其编程方法。

背景技术

在半导体存储装置中，闪存(flash memory)是一种非易失性(non-volatile)存储器，且属于可擦除可编程只读存储器(erasable programmable read-onlymemory，EPROM)。一般而言，闪存具有两个栅极(一浮置栅极与一控制栅极)，其中浮置栅极用以存储电荷，控制栅极则用以控制数据的输入与输出。浮置栅极的位置在控制栅极之下，由于与外部电路并没有连接，是处于浮置状态。闪存的优点是其可针对整个存储器区块进行擦除，且擦除速度快，约只需1至2秒。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，近年来，分栅式闪存已广泛运用在各种电子消费性产品上。

在集成电路芯片上制作高密度的半导体元件时，必须考虑如何缩小每一个存储单元(memory cell)的大小与电力消耗，以使其操作速度加快。然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。

公开号为US5300803 A的美国专利公开了一种编译机制为SSI(Source SideInjection)的非挥发存储器结构，该专利解决了浮栅闪存器件的低效率注入和高功耗的问题。该专利的背景技术介绍了传统的浮栅闪存器件，为保证高的沟道热电子产生率及高的热电子注入效率，在漏端和栅极施加高电压，电子从源极流向漏极并在漏极附近高电场作用下加速产生热电子，部分热电子穿过浮栅下面的氧化层进入浮栅，完成编程操作。但这种传统的浮栅闪存器件带来了沟道热电子注入效率的低下以及电流功耗大的问题，为解决该问题，该专利提出了一种分列栅闪存器件，左边的栅极为控制栅，右侧的栅极为浮栅，浮栅和控制栅在空间上错开排列，其中，浮栅施加高电压，控制栅施加低电压，漏端施加高电压。由于减小了控制栅电压，导致感应的反型电荷数目较少，缩短了电子加速的路程，减少了热电子的数目，使得编程电流减少，同时增加了注入浮栅的电子，因此，提高了沟道热电子注入效率，并且使电流功耗降低。

但上述专利中的技术方案存在另外一问题：由于漏端所施加的电压比较高，导致漏端延伸到衬底的耗尽层宽度比较大，源端与耗尽区很容易在高电压的情况下接触到一起，导致器件穿通和失效，即产生沟道穿通效应(Channel punchthrough effect)，是源端与漏端的耗尽区相连通的一种现象，这种缺陷往往限制闪存器件在工艺上进行技术节点的升级和关键尺寸的缩小。

发明内容

本发明的目的是提供了一种闪存器件及其编程方法，可以有效的避免出现沟道穿通的缺陷，缩小闪存器件的关键尺寸，提高了闪存器件的可靠性。

为解决上述问题，本发明提供一种闪存器件，包括：

衬底，其为呈圆柱体结构，所述衬底包括中间部分以及位于中间部分两侧的两个端部，所述端部分别为源端和漏端；

栅极，包覆于所述衬底的中间部分，所述栅极与所述衬底之间设有第一绝缘层；其中，所述栅极包括并列的控制栅以及浮栅，所述控制栅与所述浮栅之间形成有第二绝缘层；

接触线，分别从两个端部引出，用于施加衬底电压。