[发明专利]NAND存储器装置列充电

说明书

分案申请

本发明专利申请是申请日为2007年2月27日，申请号为200780013592.9，发明名称为“NAND存储器装置列充电”的发明专利申请案的分案申请。

相关申请交叉参考案

本发明请求对2006年3月1日提出申请的第11/276,480号美国专利申请案的优先权利益，所述美国专利申请案以引用的方式并入本文中。

技术领域

本发明涉及非易失性存储器装置，且更特定来说涉及NAND快闪存储器装置。

背景技术

快闪存储器为非易失性，意指其以不需要功率来将信息维持在芯片中的方式将所述信息存储在半导体上。快闪存储器将信息存储在晶体管阵列中，称作“单元”，所述单元中的每一者存储一个或一个以上位的信息。所述存储器单元是基于浮动栅极雪崩注入金属氧化物半导体(FAMOS晶体管)，其实质上是具有悬置于栅极与源极/漏极端子之间的额外导体的互补金属氧化物半导体(CMOS)场效晶体管(FET)。在以下两个基本阵列架构中制造当前快闪存储器装置：NOR快闪及NAND快闪。所述名称是指在存储单元阵列中使用的逻辑的类型。

快闪单元类似于标准MOSFET晶体管，不同之处是其具有两个栅极而不是仅一个栅极。一个栅极是像其它MOS晶体管中的控制栅极(CG)，但第二个是周围完全由氧化物层绝缘的浮动栅极(FG)。由于所述FG由其绝缘氧化物层隔离，因此置于其上的任何电子被捕集在那里且因此存储信息。

当电子被捕集在所述FG上时，其修改(部分地抵消)来自CG的电场，此修改所述单元的阈值电压(Vt)。因此，当通过将特定电压置于所述CG上来“读取”所述单元时，电流将在所述单元的源极与漏极连接之间流动或不流动，此取决于所述单元的Vt。可感测电流的此存在或缺少且将其转换为1及0，从而重制所存储的数据。

通常将存储器装置的存储器单元布置成具有行及列的阵列。一般来说，所述行经由字线导体耦合，而所述列经由位线导体耦合。在数据读取功能期间，将所述位线导体预充电到所选择的电压电平。随着NAND存储器装置的群体增加，会经历关于存储器单元到存储器单元耦合、列到列耦合、电流消耗、操作性能及数据精确性的所有问题。

由于所属技术领域中的技术人员在阅读并了解本说明书之后将明了下文所陈述的原因，需要改善NAND存储器读取操作的性能。

发明内容

附图说明

图1是根据本发明的实施例的存储器装置的框图；

图2图解说明现有技术NAND快闪存储器阵列的简化部分；

图3是现有技术NAND存储器操作的简化定时图；

图4是根据本发明的实施例的NAND存储器的简化定时图；及

图5图解说明图1的存储器的阵列位线。

具体实施方式

在本发明的以下详细说明中，参照形成本发明的一部分且其中以图解说明的方式显示其中可实践本发明的不同实施例的附图。充分详细地说明这些实施例以使所属技术领域中的技术人员能够实践本发明。所属技术领域中的技术人员可利用其它实施例且可在不背离本发明的范围的前提下做出结构、逻辑及电气方面的改变。

如所属技术领域中的技术人员所认识，通常将本文中所说明类型的存储器装置制作为包含各种半导体装置的集成电路。所述集成电路由衬底支撑。通常在每一衬底上重复多次集成电路。所述衬底进一步经处理以将所述集成电路分离为小块，如所属技术领域中的技术人员所熟知。提供所述图式以帮助促进对详细说明的理解，且所述图式并非既定比例精确且已被简化。本文中所使用的术语导体既定包括导体及半导体，包括但不限于金属、金属合金、经掺杂硅及多晶硅。因此，不应将以下详细说明视为具有限定性意义，且本发明的范围仅由随附权利要求书及归属于所述权利要求书的等效物的完全范围界定。

图1是根据本发明的实施例的集成电路存储器装置100的简化框图。存储器装置100包括非易失性浮动栅极存储器单元阵列102、地址电路104、控制电路110及输入/输出(I/O)电路114。所述存储器单元还称为快闪存储器单元，因为通常在“快闪”操作中同时擦除存储器单元块。

可将存储器装置100耦合到处理器120或其它存储器控制器以存取存储器阵列102。耦合到处理器120的存储器装置100形成电子系统的部分。电子系统的某些实例包括个人计算机、外围装置、无线装置、数字摄像机、个人数字助理(PDA)及音频记录器。