[发明专利]晶片封装体及其制造方法

说明书

技术领域

本发明有关于一种晶片封装体及其制造方法，特别为有关于以晶圆级封装制程所形成的晶片封装体。

背景技术

晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将晶片保护于其中，使免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。

制作晶片封装体的过程包括将晶圆基底切割为多个晶片之后，将晶片放置于尺寸大于晶片的导线架(lead frame)上，接着通过金焊线将晶片上的导电垫电性连接至导线架的接合垫，以形成晶片的外部电性连接的路径。

然而，由于使用金焊线及导线架作为外部电性连接的路径，成本较高，且使得晶片封装体的整体尺寸增加，因此难以进一步缩小晶片封装体的尺寸。

因此，有必要寻求一种新颖的晶片封装体及其制造方法，其能够解决或改善上述的问题。

发明内容

本发明实施例提供一种晶片封装体，包括：一第一基底，具有一第一表面及与第一表面相对的一第二表面，其中第一基底具有一微电子元件且具有邻近于第一表面的多个导电垫，且第一基底具有多个开口，所述开口分别暴露出每一导电垫的一部分；一第二基底，设置于第一表面上；一密封层，设置于第一表面上，且覆盖第二基底；一重布线层，设置于第二表面上，且延伸至开口内，以与导电垫电性连接。

本发明实施例提供一种晶片封装体的制造方法，包括：提供一第一基底，第一基底具有一第一表面及与第一表面相对的一第二表面，且第一基底具有一微电子元件且具有邻近于第一表面的多个导电垫；在第一表面上设置一第二基底；在第一表面上形成一密封层，以覆盖第二基底；在第一基底内形成多个开口，所述开口分别暴露出每一导电垫的一部分；在第二表面上形成一重布线层，其中重布线层延伸至开口内，以与导电垫电性连接。

本发明能够进一步缩小晶片封装体的尺寸，且能够降低成本并节省制程时间。

附图说明

图1A至1F绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。

图2绘示出根据本发明另一实施例的晶片封装体的剖面示意图。

图3A至3D绘示出根据本发明另一实施例的晶片封装体的制造方法的剖面示意图。

图4绘示出根据本发明另一实施例的晶片封装体的剖面示意图。

图5A至5D绘示出根据本发明又另一实施例的晶片封装体的制造方法的剖面示意图。

图6绘示出根据本发明另一实施例的晶片封装体的剖面示意图。

其中，附图中符号的简单说明如下：

100  第一基底；

100a 第一表面；

100b 第二表面；

110  电子元件区；

120 导电垫；

140 间隔层；

150 空腔；

200 第二基底；

220 密封层；

230、232、234、236、238、285 开口；

240、280 绝缘层；

260 重布线层；

300 导电结构；

320 金属层；

340 导线；

400、500、600、700、800、900 晶片封装体；

SC  切割道。

具体实施方式

以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。