[发明专利]用于集成电路的静电放电电源钳制电路及其控制方法

说明书

本发明公开了用于集成电路的静电放电电源钳制电路及其控制方法，采用NMOS晶体管、BigFET晶体管、电阻与反相器相结合的设计电路，使用NMOS晶体管代替传统的电阻和电容，使用BigFET晶体管释放静电放电（ESD）电流，确保能够有效的泄放静电放电（ESD）电流的同时，大大减小了设计版图面积，节约了芯片面积，电路中应用两个反相器形成正反馈，使电路在正常工作使用时不会产生漏电。

技术领域

本发明涉及一种电源钳制电路及其控制方法，尤其是一种用于集成电路的静电放电电源钳制电路及其控制方法。

背景技术

目前，一般的RC触发的电源钳制电路，为了能够有效的泄放静电放电（ESD）电流，RC时间常数需要设计为0.5us-1us,如此大的RC时间常数需要比较大的电容和电阻，所以在集成电路版图设计时，电阻和电容需要比较大版图面积，造成了芯片面积的浪费。

发明内容

为了解决上述技术问题，本发明提供了一种用于集成电路的静电放电电源钳制电路及其控制方法，通过在电路中设置由NOMS晶体管和PMOS晶体管组成的反相器、BigFET晶体管、NMOS晶体管以及电阻，解决了现有技术中存在的浪费芯片面积的技术问题。

为了实现上述目的，本发明采用的技术方案是：用于集成电路的静电放电电源钳制电路，包括有NMOS晶体管、PMOS晶体管、电阻和由NMOS晶体管与PMOS晶体管组成的反相器，其特征在于：

NMOS晶体管I的栅极连接在电源上，源极与漏极相连；

NMOS晶体管II的栅极与漏极连接在NMOS晶体管I的源极与漏极的连接点上，NMOS晶体管II源极连接在有NMOS晶体管III的漏极上，NMOS晶体管III的源极接地；

PMOS晶体管I与NMOS晶体管V组成反相器I，PMOS晶体管III与NMOS晶体管VI组成反相器II,反相器I的输入端连接在NMOS晶体管II的栅极，输出端连接反相器II的输入端，PMOS晶体管I的源极和PMOS晶体管III的源极接电源， NMOS晶体管V的源极和NMOS晶体管VI的源极接地；

NMOS晶体管IV的漏极连接在反相器I的输入端，NMOS晶体管IV的栅极与NMOS晶体管III的栅极一起连接在反相器I的输出端，NMOS晶体管IV的源极接地；

PMOS晶体管II的栅极接在反相器II的输出端，源极接电源，漏极连接在反相器I的输出端；

NMOS晶体管VII的栅极连接在反相器II的输出端，漏极接电源，源极接地；

电阻一端连接在NMOS晶体管VII的栅极，另一端接地。

所述的NMOS晶体管VII为BigFET晶体管。用于集成电路的静电放电电源钳制电路进行电路控制的控制方法，其特征在于：

当电路存在静电放电时：

静电放电（ESD）脉冲施加在VDD和VSS之间，具有电容作用的NMOS晶体管I使电路瞬间电压不突变， NMOSII和NMOSIII处于关闭状态，电阻无穷大，NMOSIII的栅电压为低电平，NMOSIII的源漏极电阻作用使反相器I的输入端的电荷泄放缓慢，保持反相器I的输入端电压为高电平，反相器I的输出为低电压，反相器II的输出端为高电压，NMOS晶体管VII的栅节点为高电压，NMOS晶体管VII开启导通，泄放静电放电（ESD）电流；

当电路正常工作时：

反相器II的输入端为高电平，输出端为低电平，PMOS晶体管II开启，使反相器I的输出端被强制拉高为高电平，NMOS晶体管IV开启，使反相器I的输入端电压强制为低电平，形成正反馈，电阻使NMOS晶体管VII的栅电压为低电平，NMOS晶体管VII关闭，不产生漏电。