[发明专利]改善ESD保护能力的SOI NMOS器件及制作方法

说明书

技术领域

本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种可改善ESD保护能力的SOI NMOS器件及制作方法。

背景技术

随着半导体器件技术不断进入亚微米、深亚微米，ESD(静电释放)保护器件的可靠性变得越来越重要。

为了克服LDD结构带来的静电释放保护能力下降的问题，静电释放离子注入(ESD implant)技术被用来提高NMOS器件的ESD保护能力，其原理是在同一电路上做出两种不同的NMOS器件，一种是给内部电路单元使用，具有LDD结构的NMOS器件；另一种是给输入/输出端口使用，不具有LDD结构的NMOS器件。通过在输入/输出端口处的NMOS器件上增加ESD注入层，可以制备深结的传统NMOS器件，从而提高亚微米工艺下器件的ESD保护能力；而在内部电路单元仍然使用有LDD结构的NMOS器件。这样，在提高器件性能的同时，又增加了ESD的保护能力。

ESD注入的具体方法可参阅图1来进一步说明，图1是现有的对体硅NMOS器件进行ESD离子注入时的器件结构示意图。如图1所示，体硅NMOS器件的结构为在衬底1上设置有栅极2、漏极3和源极4。ESD注入的方法是对漏极3接触孔的下方进行大面积的ESD掺杂离子5(如图中箭头所指)的注入，将ESD掺杂离子5注入到体硅NMOS器件中，以在漏极3接触孔下方的局部区域形成一个掺杂离子注入区6。采用ESD注入可以获得很好的效果，掺杂离子注入区6的存在降低了漏极击穿电压，因而可以提高器件的静电保护能力。如果再同时配合硅化物挡板(Salicide blocking，SAB)工艺，则可以进一步获得更好的效果。

而在另一方面，对于SOI(Silicon-On-Insulator，绝缘衬底上的硅)NMOS器件来说，由于其具有的全介质隔离以及比较薄的电流释放通道，使得SOI电路的ESD防护问题显得尤为重要。请参阅图2，图2是现有的SOI NMOS器件的结构示意图。如图2所示，SOI NMOS器件的结构为在衬底7上设有氧化硅绝缘介质层8，在介质层8上设有体区9以及栅极11、漏极10和源极12。但是，由于SOI NMOS器件漏端完全注入N+，不存在在漏端下方进行ESD注入的空间，因此，上述现有的对漏区进行ESD注入的方法将不再适用，必须采用其他新技术来提高SOI NMOS器件的ESD保护能力。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种改善ESD保护能力的SOI NMOS器件及制作方法，通过以器件的漏极区域为注入窗口进行倾斜方向的ESD离子注入，在靠近漏极区域内侧的体区沟道底部局部区域形成ESD离子注入区，并通过所述ESD离子注入区引导ESD触发电流流经体区，以增大电流路径的深度范围和减小触发电压，可提高SOI NMOS器件在ESD来临时的反应速度，实现改善器件的ESD保护能力。

为实现上述目的，本发明提供一种改善ESD保护能力的SOI NMOS器件及制作方法，其技术方案如下：

一种改善ESD保护能力的SOI NMOS器件制作方法，包括以下步骤：

步骤一：提供一SOI衬底，对所述衬底的体区进行阱和沟道的离子注入，并退火；

步骤二：在所述体区上方形成栅极氧化层、栅极和侧墙；

步骤三：使用光刻胶，将漏极以外的区域进行覆盖；

步骤四：以所述漏极区域为注入窗口进行倾斜方向的ESD离子注入，以在靠近所述漏极区域内侧的所述沟道底部局部区域形成ESD离子注入区，并通过所述ESD离子注入区引导ESD触发电流流经体区，以增大电流路径的深度范围和减小触发电压；

步骤五：对漏极和源极区域进行LDD和S/D离子注入，并退火，形成漏极和源极。

优选地，步骤三中，利用ESD离子注入掩模来形成光刻胶掩模，将漏极以外的区域进行覆盖，留出漏极区域作为ESD离子注入窗口。

优选地，步骤四中，所述ESD离子注入区的一侧靠近所述漏极，另一侧远离所述源极。

优选地，步骤四中，进行倾斜方向的ESD离子注入时，通过调整注入倾角和注入能量来控制所述ESD离子注入区的范围。

优选地，所述注入倾角为15～30度。

优选地，所述ESD离子为硼离子。