[发明专利]一种可实现压控振荡器全工作电压范围振荡的偏置电路

说明书

本发明公开了一种可实现压控振荡器全工作电压范围振荡的偏置电路，目的是解决VCO增益Kvco越来越大导致PLL输出频率受VCO控制电压纹波的影响越来越大的问题。本发明由启动电路、第一级偏置电路和第二级偏置电路组成；本发明一个输入端与锁相环中低通滤波器的输出端相连，从锁相环滤波器接收Vc电压；两个输出端与VCO延迟单元的两个输入端相连，分别向VCO延迟单元输出模拟电压vbp和vbn，vbp和vbn为一对斜率变化趋势相反的模拟电压。启动电路由七个PMOS管和四个NMOS管组成；两个偏置电路均分别由五个PMOS管、五个NMOS管和一个电容组成。本发明可实现Vc从0到VDD全工作电压范围内振荡，在VCO振荡频率范围不变的情况下增大控制电压的范围，大大降低VCO的增益Kvco。

技术领域

本发明主要涉及CMOS集成电路领域中降低RC压控振荡器VCO(Voltage ControlOscillator)增益的偏置电路，尤其是涉及到一种可实现VCO从0到VDD全工作电压范围振荡的偏置电路。

背景技术

锁相环PLL(Phase-Locked Loop)广泛应用于频率的调制和调解、数据时钟恢复、高速时钟信号产生器、时钟信号的抖动消除和频率合成器等领域。在上述的应用领域中，PLL抖动性能的优劣直接影响到整个电子系统的性能。相关研究表明，PLL抖动主要来源于输入参考时钟的噪声、电源和地的噪声，电荷泵的失配。

PLL的通用结构如图1所示，工作原理如下：压控振荡器(VCO)的输出时钟经过分频器(DIV)进行分频，产生的低频信号与晶振电路产生的一个高稳定参考时钟信号进入鉴频鉴相器(PFD)进行比较，PFD鉴别二者的相位差，并将其转化为关于时间的脉冲控制信号，根据经过DIV分频的VCO输出时钟是超前还是滞后于晶振产生的参考时钟频率，来控制电荷泵(CP)给低通滤波器(LPF)的电容C1放电或者充电相应的时间，放电或者充电的结果导致Vc电压的降低或者升高，Vc电压通过VCO偏置电路的调整，产生vbp和vbn，这两个信号控制VCO延迟单元的负载和尾电流源，从而控制压控振荡器的振荡频率降低或者升高，最后通过差分转单端电路将VCO延迟单元产生的差分信号转换为单端输出，这个单端输出信号便是VCO的输出时钟信号PLL_out，该信号便再次通过DIV分频与晶振电路产生的参考时钟通过PFD进行比较。如此反复，直到分频后的信号与晶振电路产生的参考时钟相位一致，便完成了稳定时钟的产生，此时VCO的输出便稳定在需要的高质量时钟频率上。

VCO作为PLL的核心部件，其性能的优劣直接影响到PLL的输出抖动性能。VCO的输出频率抖动性能主要取决于两个方面：VCO对内部噪声的抑制能力和VCO对外部噪声的抑制能力。对于外部噪声的抑制主要体现在对电源噪声的抑制和对电荷泵失配效应的抑制。

采用差分延迟单元的VCO结构可以降低输出频率对电源噪声的敏感性，如图1中的压控振荡器延迟单元VCO_Delay_Cell结构，但是这种结构并不能降低输出时钟频率对电荷泵失配的敏感性。通过降低VCO的增益Kvco，可以降低VCO输出频率对电荷泵失配的敏感性，因为电压波动ΔV导致的VCO输出频率变化为ΔV与Kvco的乘积，所以相同的ΔV，Kvco越小VCO受控制电压波动的影响越小。Kvco是指VCO的输出频率与控制电压在某个很小范围内的一个比值。随着工艺不断缩小导致电源电压不断降低，VCO的增益Kvco越来越大，PLL输出频率对VCO控制电压纹波抑制能力也越来越弱。