[发明专利]一种低压源耦异或逻辑电路结构

说明书

技术领域

本发明涉及异或电路，特别是一种低压源耦异或逻辑电路结构。

背景技术

传统源耦异或逻辑的电路结构包括：两对NMOS输入的差分对、一对叠层的PMOS输入的差分对、负载和偏置电流源。它采用的叠层电路结构，要求电源电压在一定值时才能保证电路正常工作。但随着现代工艺技术的提高，工艺线宽越来越小，导致了所需电源电压越来越小，传统的异或逻辑电路结构已经无法满足更低电压工作要求。

发明内容

本发明的目的在于克服现有技术的不足，提供一种低压源耦异或逻辑电路结构，采用折叠的方法，减小传统源耦异或电路在垂直方向上的叠加层数，从而减小所需电源电压，使在更低压情况下，它能比传统源耦异或电路更好的工作。

本发明的目的是通过以下技术方案来实现的：它包括两个NMOS输入的差分对A和差分对B、一个PMOS输入的差分对C，以及分别向差分对A、差分对B和差分对C提供偏置电流的偏置电流源N1、偏置电流源N2和偏置电流源P3；一路差分互补输入信号AP、AN分别与差分对A和差分对B的互补输入端连接，差分对A和差分对B的反相互补输入端互联，差分对A和差分对B的同相互补输出端互联；另一路差分互补输入信号BP、BN与差分对C的互补输入端连接，差分对C的互补输出端分别与差分对A和差分对B的偏置电流输入端连接。

所述的偏置电流源N1和偏置电流源N2主要由NMOS管组成。

所述的偏置电流源P3主要由PMOS管组成。

当AP和BP相同时，OUTP输出为‘0’；当AP和BP相异时，OUTP输出为‘1’；当AN和BN相同时，OUTN输出为‘0’；当AN和BN相异时，OUTN输出为‘1’。

本发明的有益效果是：减小了传统源耦异或电路在垂直方向上的叠加层数，从而减小了所需电源电压；解决了工艺线宽越来越小导致的电源电压越来越低的问题，在更低压的情况还能正常工作。

附图说明

图1为本发明结构示意图；

图2为本发明电路结构图；

图3为传统源耦异或逻辑电路结构图。

具体实施方式

下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。

如图1、图2所示，一种低压源耦异或逻辑电路结构，它包括：两对NMOS管输入的差分对A、B，一对PMOS管输入的差分对C，负载和分别向差分对A、差分对B和差分对C提供偏置电流的偏置电流源N1、偏置电流源N2和偏置电流源P3，所述NMOS管输入的差分对A包括第四NMOS管N4、第五NMOS管N5，差分对B包括第六NMOS管N6和第七NMOS管N7，PMOS管输入的差分对包括第一PMOS管P1和第二PMOS管P2，所述负载包括两个电阻R1和电阻R2；所述偏置电流源N1和N2的源极接地；所述第四NMOS管N4、第五NMOS管N5和第二PMOS管P2的源极相接，并与偏置电流源N1的漏极相接，所述第六NMOS管N6、第七NMOS管N7和第一PMOS管P1的源极相接，并与偏置电流源N2的漏极相接；所述第四NMOS管N4、第六NMOS管N6的漏极相接作为差分信号输出端OUTP，并与负载电阻R1的一端相接，所述第五NMOS管N5、第七NMOS管N7的漏极相接作为差分信号输出端OUTN，并与负载电阻R2的一端连接，所述第五NMOS管N5的栅极和第六NMOS管N6的栅极连接，所述第一PMOS管P1和第二PMOS管P2的漏极与偏置电流源P3的源极相接，偏置电流源P3的漏极分别和负载R1、R2的另一端相接。

第四NMOS管N4、第七NMOS管N7栅极的输入信号AN和第五NMOS管N5、第六NMOS管N6栅极的输入信号AP是差分互补输入信号；第一PMOS管P1栅极的输入信号BP和第二PMOS管P2栅极的输入信号BN是差分互补输入信号；输出信号OUTP和输出信号OUTN是差分互补输出信号。

如图2所示，当BP为‘1’时，则BN自然为‘0’，那么此时，BP连接的第一PMOS管P1就关断，而BN连接的第二PMOS管P2就导通了。这样，P2的导通会抬升第一NMOS管N1的漏极电压，让第四NMOS管N4、第五NMOS管N5不会导通，也就N4、N5处于关断状态。P1的关断不会影响NMOS管子N2的漏极电压。此时，AP要是为‘0’，则N6关断，R1上没有电流流过，自然OUTP点就为‘1’；而AP为‘0’，则意味AN为‘1’，这个时候R2有电流通过，于是OUTN的电压不为VDD，所以为‘0’。从而得到结果，当BP为‘1’，AP为‘0’时，导致OUTP‘1’，实现了异或的功能。