[发明专利]一种FinFET虚拟图案的插入方法

说明书

本发明涉及一种FinFET虚拟图案的插入方法，所述方法包括：步骤S1：设计具有鳍片网格的虚拟叠层单元，所述虚拟叠层单元包括有源区虚拟图案，其中，有源区虚拟图案位于所述鳍片网格上；步骤S2：定义尺寸较小的鳍片虚拟边界层图案，鳍片虚拟边界层图案也具有位于标准鳍片网格上的特征；步骤S3：在图样设计鳍片边界中插入所述虚拟叠层单元；步骤S4：在版图中图样设计鳍片边界以外的空白区域连续的插入尺寸较小的鳍片虚拟边界层图案，以形成鳍片网格连续一体的鳍片边界层区域，在所述一体的鳍片边界层区域中根据所述鳍片网格插入所述虚拟叠层单元，以使所述虚拟叠层单元中的有源区虚拟图案位于所述鳍片网格上。所述方法使整个版图得到更加均一的鳍片网格。

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种FinFET虚拟图案的插入方法。

背景技术

随着半导体技术的不断发展，为了提高器件的性能，需要不断缩小集成电路器件的尺寸，随着CMOS器件尺寸的不断缩小，促进了三维设计如鳍片场效应晶体管(FinFET)的发展。

相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

当所述半导体器件尺寸缩小至纳米级别，可制造性设计(Design forManufacturing，DFM)在半导体工业纳米设计流程方法学中已变得越来越重要。所述DFM是指以快速提升芯片良率的生产效率以及降低生产成本为目的，统一描述芯片设计中的规则、工具和方法，从而更好地控制集成电路向物理晶圆的复制，是一种可预测制造过程中工艺可变性的设计，使得从设计到晶圆制造的整个过程达最优化。

在所述DFM过程中自动加入虚拟图案(dummy)变得越来越重要，所述虚拟图案可以帮助改善目标图案的密度分布，使所述器件性能更加均一，增加光刻、蚀刻时的工艺窗口等。

对于FinFET器件，在插入虚拟图案时，需要将有源区版图(AA layout)设计在鳍片边界层(Fin Boundary layer)的鳍片网格上，但是在图样设计鳍片边界以外的空白区域中插入虚拟图案时，并不能保证插入的虚拟图案不发生鳍片网格的错位，因此需要对虚拟图案的插入方法作进一步的改进，以便解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了解决现有技术中存在的问题，提供了一种FinFET虚拟图案的插入方法，包括：

步骤S1：设计具有鳍片网格的虚拟叠层单元，所述虚拟叠层单元包括有源区虚拟图案，其中，所述有源区虚拟图案位于所述鳍片网格上；

步骤S2：定义尺寸较小的鳍片虚拟边界层图案，所述鳍片虚拟边界层图案中具有所述鳍片网格；

步骤S3：在图样设计鳍片边界中插入所述虚拟叠层单元；

步骤S4：在版图中图样设计鳍片边界以外的空白区域连续的插入所述尺寸较小的鳍片虚拟边界层图案，以形成鳍片网格连续一体的鳍片边界层区域，在所述一体鳍片边界层区域中根据所述鳍片网格插入所述虚拟叠层单元，以使所述虚拟叠层单元中的有源区虚拟图案位于所述鳍片网格上。

可选地，所述步骤S1中所述虚拟叠层单元的设计符合图样图层设计规则。

可选地，所述步骤S1中所述虚拟叠层单元包括叠层边界层，用于定义所述虚拟叠层单元的大小，所述虚拟叠层单元中的各图案位于所述叠层边界层内。

可选地，所述叠层边界层位于所述鳍片网格上。