[发明专利]半导体器件及其制造方法

说明书

一种半导体器件，包括第一器件层和位于所述第一器件层之上的第二器件层，其中第一器件层包括衬底上的第一多个鳍片结构、以及横跨所述第一多个鳍片结构的第一栅极堆叠结构，第二器件层包括第二多个鳍片结构、以及横跨所述第二多个鳍片结构的第二栅极堆叠结构，其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间。依照本发明的半导体器件及其制造方法，在底部器件层的多个鳍片之间区域之上形成了包含多个鳍片和栅极的顶部器件层，合理利用了FinFET器件鳍片之间的区域，提高了器件的驱动能力而避免了增大芯片面积，有效提高了器件整体性能。

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种包括垂直堆叠3D结构的多层FinFET及其制造方法。

背景技术

随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管(FinFET)和三栅(tri-gate)器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。

对于传统工艺而言，通过如下的步骤来对包括FinFET、tri-gate器件的CMOS器件进行栅极图形化以及形成接触，以便实现隔离的功能器件：

1、采用布线-切割(line-and-cut)双光刻图形化技术以及随后刻蚀栅极堆叠来对栅极图形化；

2、采用统一特征尺寸和节距(pitch)来沿一个方向印刷用于栅极图形化的平行线条；

3、仅在预定的网格节点处布置栅极线端(尖端)；

4、通过在形成器件间绝缘介质层之后光刻以及刻蚀来形成用于器件栅极电极和源/漏极的导电接触孔。

上述方法具有一些优点：

1、简化了适用于特殊照明模式的光刻；

2、消除了使光刻、刻蚀和OPC复杂化的许多邻近效应。

FinFET和三栅器件与平面CMOS器件不同，是三维器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。

然而，随着FinFET器件进入22nm技术节点并且进一步缩减，鳍片的尺寸变得越来越小，例如仅约10～30nm。FinFET三维器件的鳍片与栅极电极之间的节距变得越来越小，使得图形化刻蚀和填充工艺变得越来越困难。因此，传统的二维阵列排布的多个FinFET阵列构成的器件的集成度受限于用于形成电接触和电互连的工艺。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提高器件的集成度。

为此，本发明提供了一种半导体器件，包括第一器件层和位于所述第一器件层之上的第二器件层，其中第一器件层包括衬底上的第一多个鳍片结构、以及横跨所述第一多个鳍片结构的第一栅极堆叠结构，第二器件层包括第二多个鳍片结构、以及横跨所述第二多个鳍片结构的第二栅极堆叠结构，其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间。

其中，所述第二多个鳍片结构的鳍片之间的节距等于所述第一多个鳍片结构的鳍片之间的节距。

其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间的正中处。

其中，所述第二栅极堆叠结构与第一栅极堆叠结构垂直对准并且具有相同的节距。

其中，第二栅极堆叠结构和第一栅极堆叠结构均包括各自的栅极绝缘层和栅极导电层，相邻器件层的栅极导电层之间通过各自的栅极绝缘层而绝缘隔离。