[发明专利]具有低功耗扫描触发器的集成电路

说明书

本发明涉及具有低功耗扫描触发器的集成电路。一种扫描‑可测试集成电路，包括第一触发器和第二触发器。第一触发器包括第一锁存器和第二锁存器，以及第二触发器包括第三锁存器和第四锁存器以及逻辑电路。在扫描测试的扫描‑移位模式期间，第一触发器将测试模板的第一比特移入第二触发器。接着第一触发器将测试模板的第二比特移入第二触发器。当第一比特和第二比特的逻辑状态相同时，逻辑电路将提供给第三锁存器的时钟信号失效，其中第三锁存器是主锁存器。第三锁存器和第四锁存器的输出端子保持在与第一比特相对应的逻辑状态，由此减小功率损耗。

背景技术

本发明通常涉及集成电路，并且，更具体地涉及扫描触发器电路。

集成电路(IC)，例如片上系统(SoC)，其在一个单独的芯片上集成了各种数字以及模拟元件。SoC的设计可能具有制造缺陷，例如短路、开路、材料缺陷以及受损的通孔。这样的制造缺陷可能导致SoC发生故障。因此，测试SoC的制造缺陷是很重要的。

可测试性的设计(也被称为面向测试的设计或DFT)是为IC增加可测试性特性的设计工艺。DFT使得自动测试设备(ATE)能够采用由自动测试模板(pattern)生成器(ATPG)生成的测试模板执行各种故障测试方法。每个测试模板包括一组比特。ATPG基于IC中将被测试的故障类型设置每个比特的逻辑状态。

传统的，故障测试方法被分类为两种类型—功能测试以及结构测试。功能测试采用由验证工程师生成的功能或操作测试模板来测试IC的功能特性。但是，由于技术进步已经极大增加了芯片上元件的数量，也增加了生成功能测试模板的复杂性以及所需时间，由此增加了测试的时间和成本。结构测试(也被称为扫描测试)将IC中的制造缺陷建模为逻辑故障，该逻辑故障可由相互链式连接的简单存储元件(即，扫描链)来检测，简单存储元件例如触发器(也被称为扫描触发器)。

扫描测试具有两种模式，扫描-移位和扫描-捕获。该扫描-移位模式包括移入和移出模式。当激活扫描测试时，IC被设置为处于扫描-移位模式。在扫描-移位模式中，ATPG生成一测试模板(也被称为测试向量V₁)并且将该测试模板提供至ATE。ATE将该测试模板(仅为一组比特)移入扫描触发器中。基于时钟信号的连续时钟脉冲将测试模板的每一比特移入扫描触发器。扫描触发器操作为移位寄存器并且在链中移位该比特。在扫描-移位模式的最后，扫描链中的每一个扫描触发器保持该测试模板中的相应比特。

当将测试模板载入IC中时，该IC基于该测试模板以及扫描使能信号进行逻辑状态转换。

在扫描-捕获模式期间，该扫描触发器基于扫描时钟信号捕获IC的内部组合逻辑的逻辑状态转换。由此，每一个扫描触发器存储与IC的多个逻辑模块的输出相对应的一位比特。

在扫描-捕获模式完成之后，IC被设置为处于扫描-移位模式以使得存储的比特可以从IC中移出(被称为测试向量V₂)，并且与期望的模板相比较。通过将输出的测试模板与期望输出的测试模板相比较，ATE可区分出起作用的IC和故障IC。