[发明专利]半导体结构的形成方法

说明书

一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成第一介质层；在所述第一介质层内形成牺牲层，所述牺牲层的表面与所述第一介质层的表面齐平；刻蚀部分牺牲层和第一介质层，直至暴露出衬底表面为止，在所述第一介质层内形成第一通孔；去除剩余的牺牲层，在所述第一介质层内形成延伸开口，所述延伸开口与所述第一通孔连通；在所述第一通孔和延伸开口内形成第一导电插塞；在所述第一导电插塞和第一介质层表面形成第一导电层。所形成的半导体结构电性能稳定、可靠性提高。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

在半导体制造工艺中，后段工艺(BEOL，Back-End Of Line)用于在形成各类器件结构之后，形成实现器件结构之间电互连的金属互连结构。所述金属互连结构包括导电插塞以及位于导电插塞顶部的电互连线。其中，导电插塞常用于在上下两层导电层之间进行电互连，所述电互连线用于与半导体器件共同构成电路结构。

图1和图2是一种金属互连结构的结构示意图，图2是图1的俯视结构示意图，图1是图2沿AA’方向的剖面结构示意图，包括：衬底100；位于衬底100表面的介质层101；位于所述介质层101内的导电插塞102；位于所述导电插塞102顶部表面和介质层101表面的互连线103。

然而，随着半导体技术的不断进步，半导体工艺节点的缩小、集成度的提高已成为发展趋势，半导体器件的特征尺寸(CD，Critical Dimension)不断缩小，而且器件密度不断提高，使得形成金属互连结构的工艺也受到了挑战，容易导致所述导电插塞与互连线之间的接触不良，导致所形成的集成电路可靠性下降。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构电性能稳定、可靠性提高。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成第一介质层；在所述第一介质层内形成牺牲层，所述牺牲层的表面与所述第一介质层的表面齐平；刻蚀部分牺牲层和第一介质层，直至暴露出衬底表面为止，在所述第一介质层内形成第一通孔；去除剩余的牺牲层，在所述第一介质层内形成延伸开口，所述延伸开口与所述第一通孔连通；在所述第一通孔和延伸开口内形成第一导电插塞；在所述第一导电插塞和第一介质层表面形成第一导电层。

可选的，还包括：在所述第一介质层内形成第二通孔；在所述第二通孔内形成第二导电插塞；在所述第二导电插塞和第一介质层表面形成第二导电层。

可选的，所述第一导电层投影于衬底表面的图形为第一条形；所述第二导电层投影于衬底表面的图形为第二条形，所述第一条形的宽度大于第二条形的宽度。

可选的，还包括：在形成所述第一导电层和第二导电层之前，在所述第一导电插塞、第二导电插塞和第一介质层表面形成第二介质层；所述第一导电层和第二导电层形成于所述第二介质层内。

可选的，所述第一导电层和第二导电层的形成工艺包括：在所述第一导电插塞、第二导电插塞和第一介质层表面形成第二介质膜；刻蚀所述第二介质膜直至暴露出第一导电插塞和第二导电插塞的顶部表面为止，形成第二介质层，并在所述第二介质层内形成位于所述第一导电插塞顶部的第一沟槽、以及位于第二导电插塞顶部的第二沟槽；在所述第一沟槽内形成第一导电层；在所述第二沟槽内形成第二导电层。

可选的，所述第一沟槽和第二沟槽的侧壁相对于衬底表面倾斜，所述第一沟槽的底部尺寸大于顶部尺寸，所述第二沟槽的底部尺寸大于顶部尺寸，所述第一沟槽侧壁与第二介质层表面的锐角夹角、小于所述第二沟槽侧壁与第二介质层表面的锐角夹角。

可选的，所述第一沟槽的底部暴露出部分第一导电插塞的顶部表面。