[发明专利]基于低电压数字CMOS器件的列并行比较装置

说明书

技术领域

本发明涉及的是一种半导体图像处理电路领域的技术，具体是一种基于低电压数字CMOS器件的列并行比较装置。

背景技术

列并行比较器被广泛应用于CMOS图像传感器。它是在列并行ADC(模数转换器)的一个关键组成部分。在一个大尺度的图像传感器阵列读出电路中，数以千计的列并行ADC共同作用，转换速度可以做到非常快。然而，由于几千次的版图重复和在它们之间制造工艺的不匹配，列并行比较器通常通常会对整个系统的确版图大小，功耗，VFPN(垂直固定模式噪声)，以及运行速度的限制产生显着的影响。

现有列比较器设计主要采用模拟晶体管作为基本建筑构件。模拟晶体管的最小特征尺寸通常是比数字晶体管大得多。例如对于一个典型的130纳米CMOS工艺，高压模拟MOS管Wmin＝0.4μm Lmin＝0.35，而低压数字MOS管Wmin＝0.15μm，Lmin＝0.13μm。模拟MOS和数字MOS之间的最小尺寸MOS管的面积比为约Area_min(模拟MOS)/Area_min(数字MOS)约等于7。

经过对现有技术的检索发现，现有技术如CN102055314A(抖动时钟产生器)、CN101650223(数字化光电探测器读出电路)、以及CN102647566A(CMOS图像传感器)均能够实现类似的列并行比较功能，但现有技术均基于高压模拟MOS器件的设计，并且运行模式在不同增益条件下都是恒定的，其较高的功耗、面积及性能难以满足日益提高的工业产品的需要。

发明内容

本发明针对现有技术存在的上述不足，提出一种基于低电压数字CMOS器件的列并行比较装置，采用低压数字MOS管代替高压模拟MOS管为比较器的基本单元，用增益相关的电荷共享方式来映像高电压范围到低电压范围，从而实现非常小的噪声性能的折衷的方法，增益相关的电路模式控制方法，提高电路性能的同时实现显著减小版图面积的效果。

本发明是通过以下技术方案实现的：

本发明涉及一种基于低电压数字CMOS器件的列并行比较装置，包括：一个斜坡发生单元、一个增益相关模式控制单元以及若干个列比较单元，其中：增益相关模式控制单元输出开关切换信号至各个列比较单元，增益相关模式控制单元另外输出时钟频率调整信息和/或电压偏置强度信息至斜坡发生单元，斜坡发生单元向列比较单元输出斜坡信号。

所述的列比较单元包括：至少一个运算放大器以及一组并联可调电容，该运算放大器的正向输入端与并联可调电容的输出端相连，反向输入端通过开关与正向输出端相连，反向输出端通过另一开关与正向输入端相连，并联可调电容的三个输入端分别作为列比较单元的模拟输入、接收斜坡信号以及接收开关切换信号。

所述的斜坡发生单元包括：一个数模转换器、与增益相关模式控制单元相连的计数器及偏置电路，其中：数模转换器分别与计数器和偏置电路相连并分别接收斜坡码和偏置电平，输出斜坡信号至所述列比较单元。

所述的列比较单元中还包括第二级运算放大器，该第二级运算放大器的正向输入端与前述运算放大器的正向输出端通过电容耦合，其反向输出端通过一开关与正向输入端相连，所述的增益相关模式控制单元优选向列比较单元中的第二级运算放大器输出模式控制信号。

所述的列比较单元中进一步还包括第三级运算放大器，该第三级运算放大器的正向输入端与所述第二级运算放大器的反向输出端相连，其反向输出端作为所述列比较单元的模拟输出。

所述的列比较单元包含至少一个低压数字MOS管实现。

技术效果

与现有技术相比，本发明优点包括但不限于：

1)通过更小的布局尺寸使得成本降低；

2)通过更小的VFPN提高输出信号的品质；

3)更低的功耗；

4)更快的速度。

附图说明

图1为本发明结构示意图；

图中：a为两级结构，b为三级结构。

图2为实施例列比较器示意图。

图3为实施例流程示意图。

具体实施方式

下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

实施例1

如图1所示，本实施例包括两部分：第1部分是在列的层面。它是比较器在列的层面多次重复。第2部分是在全局范围内，对比较器的操作模式的控制。