[发明专利]数据储存装置以及快闪存储器控制方法

说明书

本发明提供一种高效能快闪存储器控制技术。一微控制器是运作来在一随机存取存储器提供一结束逻辑地址表格，用以记录接收自一主机的多笔旧写入指令的结束逻辑地址。该微控制器还运作来将接收自该主机的一当下写入指令的起始逻辑地址与该结束逻辑地址表格所载内容作比对，以判断上述多笔旧写入指令中是否存在与该当下写入指令组合写入成串数据至一快闪存储器的一前串写入指令。该微控制器还运作来以该当下写入指令的结束逻辑地址覆盖该结束逻辑地址表格对应该前串写入指令所记录的结束逻辑地址。

技术领域

本发明有关于数据储存装置，特别有关于快闪存储器(flash memory)控制技术。

背景技术

现今数据储存装置常以快闪存储器(flash memory)为储存媒体，常见型式包括与非门型快闪存储器(即NAND flash)…等。

快闪存储器常用作记忆卡(memory card)、通用串行总线排闪存装置(USB flashdevice)、固态硬碟(SSD)…等产品。另外有一种应用是采多晶片封装、将快闪存储器与其控制器包装在一起─称为嵌入式快闪存储器模块(如eMMC)。

快闪存储器的实体空间通常包括多个区块(blocks)。各区块包括多页(pages)。一区块需要完整抹除(erase)后方能被重新配置。快闪存储器的数据更新并非对同样储存空间作复写，而是将更新数据储存在闲置空间，至于旧储存内容则转为无效。快闪存储器如此操作特性使得其储存空间的管理明显复杂、且不同于其他类型的储存记忆元件。针对快闪存储器而特别设计的快闪存储器控制器相应产生。

发明内容

针对快闪存储器所实现的数据储存装置，本发明揭示的技术是关于将不同属性数据分流储存于快闪存储器的方式，使快闪存储器工作效能更高。

根据本发明一种实施方式所实现的一数据储存装置包括：一快闪存储器以及一控制单元。该控制单元，包括一微控制器以及一随机存取存储器，耦接于一主机与该快闪存储器之间。该微控制器是运作来在该随机存取存储器提供一结束逻辑地址表格，用以记录接收自该主机的多笔旧写入指令的结束逻辑地址。该微控制器还运作来将接收自该主机的一当下写入指令的起始逻辑地址与该结束逻辑地址表格所载内容作比对，以判断上述多笔旧写入指令中是否存在与该当下写入指令组合写入成串数据至该快闪存储器的一前串写入指令。该微控制器还运作来以该当下写入指令的结束逻辑地址覆盖该结束逻辑地址表格对应该前串写入指令所记录的结束逻辑地址。

根据本发明一种实施方式所实现的快闪存储器控制方法包括以下步骤：在一随机存取存储器提供一结束逻辑地址表格，用以记录接收自一主机的多笔旧写入指令的结束逻辑地址；将接收自该主机的一当下写入指令的起始逻辑地址与该结束逻辑地址表格所载内容作比对，以判断上述多笔旧写入指令中是否存在与该当下写入指令组合写入成串数据至一快闪存储器的一前串写入指令；以及，以该当下写入指令的结束逻辑地址覆盖该结束逻辑地址表格对应该前串写入指令所记录的结束逻辑地址。

下文特举实施例，并配合附图，详细说明本发明内容。

附图说明

图1图解了根据本发明一种实施方式所实现的一数据储存装置100； 以及

图2以流程图形式图解了根据本发明一种实施方式所实现的快闪存储器写入技术。

符号说明

100～数据储存装置； 102～快闪存储器；

104～控制单元； 106～主机；

110～系统内程序区块； 112～闲置区块；

114～大数据量区块集合； 116～零散数据区块集合；