[发明专利]电子封装件及其制法

说明书

技术领域

本发明涉及一种封装制程，特别是关于一种能改善封装制程良率的电子封装件及其制法。

背景技术

贯穿胶体(Throughmoldingvia，简称TMV)的技术，目前已广泛运用于半导体领域，其主要技术为利用激光烧灼方式于封装胶体表面进行开孔制程，以增加布线空间。例如，制作扇出型(Fan-Out，简称FO)封装堆栈(PackageonPackage，简称POP)结构时，便会使用该技术。

图1A至图1F为现有封装堆栈装置的其中一电子封装件1的制法的剖面示意图。

如图1A所示，设置一如半导体芯片的电子组件10于一第一承载件11的离形层110上，再形成一包覆层13于该离形层110上以覆盖该电子组件10。

如图1B所示，将具有铜箔120的第二承载件12设于该包覆层13上。

如图1C所示，移除该第一承载件11及其离形层110，以露出该电子组件10与包覆层13。

如图1D所示，以激光方式或反应性离子蚀刻(ReactiveIonEtching，简称RIE)形成多个通孔130于该电子组件10周边的包覆层13上。

如图1E所示，填入导电材料于该些通孔130中，以形成导电柱14，再于该包覆层13上形成多个线路重布层(redistributionlayer，简称RDL)15，以令该线路重布层15电性连接该导电柱14与电子组件10。

如图1F所示，移除该第二承载件12，再利用该铜箔120进行图案化线路制程，以形成线路结构16，之后再进行切单制程。

惟，现有电子封装件1的制程中，以封胶材料(即包覆层13)完全包覆该电子组件10，因封胶材料与半导体芯片两者间的热膨胀系数(Coefficientofthermalexpansion，简称CTE)差异过大，所以制作过程中或是终端切单产品，皆会有翘曲过大的现象发生，而造成后续制程及最终产品可靠度不佳等问题。

此外，因一次制作该通孔130的深度极深，所需的激光或反应性离子蚀刻的能量太强，因而会直接破坏该铜箔120，使该导电柱14无法有效电性连接至预定的电路(即该线路结构16)，也就是容易损害该铜箔120而影响后续制作该线路结构16的良率，所以会造成终端产品的可靠度不佳的问题。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺失，本发明提供一种电子封装件及其制法，以避免破坏该第一导电部。

本发明的电子封装件，包括：板体，其具有相对的第一侧与第二侧，且该板体的第一侧上具有凹部与至少一第一开孔，并于该板体的第二侧上具有与该第一开孔相通的至少一第二开孔，令该第一开孔与第二开孔构成通孔；电子组件，其设于该凹部中；介电层，其形成于该板体的第一侧与该电子组件上；线路层，其形成于该介电层上并电性连接该电子组件；以及导电体，其设于该通孔中，且具有设于该第一开孔中并电性连接该线路层的第一导电部、及设于该第二开孔中并电性连接该第一导电部的第二导电部。

前述的电子封装件中，该第一导电部与第二导电部之间具有交界面。

本发明还提供一种电子封装件的制法，包括：提供一具有相对的第一侧与第二侧的板体，该板体的第一侧上具有凹部与至少一第一开孔；置放一电子组件于该凹部中；形成介电层于该板体的第一侧与该电子组件上；形成线路层于该介电层上，且该线路层电性连接该电子组件，又该线路层具有延伸至该第一开孔中的第一导电部；形成至少一第二开孔于该板体的第二侧上，且该第二开孔与该第一开孔相通，令该第一开孔与第二开孔构成通孔；以及形成第二导电部于该第二开孔中，使该第二导电部电性连接该第一导电部，以于该通孔中形成导电体。

前述的制法中，该凹部为以激光钻孔、机械钻孔或蚀刻方式形成者。

前述的制法中，该第一开孔为以激光钻孔、机械钻孔或蚀刻方式形成者。

前述的制法中，该凹部的深度大于该第一开孔的深度。

前述的制法中，该第二开孔为以激光钻孔、机械钻孔或蚀刻方式形成者。

前述的电子封装件及其制法中，该板体为半导体板材。

前述的电子封装件及其制法中，该介电层还形成于该第一开孔的孔壁上，使该第一导电部形成于该介电层上。

前述的电子封装件及其制法中，还包括形成止蚀层于该第一开孔中，使该第一导电部形成于该止蚀层上。例如，于形成该第二导电部之前，先移除该通孔中的止蚀层，令该第一导电部外露于该通孔。