[发明专利]基于蚁群优化算法的小时延缺陷测试关键路径选择方法

说明书

技术领域

本发明涉及一种小时延缺陷的测试路径选择方法。

背景技术

集成电路制造工艺的进步导致芯片上集成晶体管数目急剧上升，芯片日益趋向高功能密度和高工作频率。这不仅为设计同样也为测试带来了巨大的挑战，因为特征尺寸降低致使芯片中出现了更多的缺陷。制造中的缺陷包括阻性开路短路、边缘毛刺、工艺参数偏差、长互连线带来的耦合电容增加、电源噪声等因素，这些都会给电路带来小时延缺陷，从而给电路带来额外的时序错误而导致芯片失效。随着芯片设计进入45nm时代，小时延缺陷检测是保证电路高性能和高可靠性必不可少的步骤，因此如何选择针对小时延缺陷的测试路径是检测小时延缺陷的关键。

因为无法预测哪条长通路上的小时延缺陷累积后会导致电路输出端时序失效，这些小时延缺陷的存在时刻威胁着芯片的稳定性和可靠性，会导致芯片早期失效。经研究表明当下最新工艺水平下很大部分的时延失效是由小时延缺陷引起的。在高频电路对时序要求如此严格的今天，只有有效检测小时延缺陷才能够保证高集成度电路的可靠性和质量。然而小时延缺陷在普通的针对时延缺陷的测试路径上存在测试逃脱的现象，因而选择能够针对小时延缺陷的测试路径，是能够高效快速检测的关键。

因而小时延测试其本质就是测试路径的选择问题，不同的测试路径对小时延缺陷的检测能力是有差异的。由上文论述可知，要提高测试路径对小时延缺陷的检测能力，就要降低测试时钟周期与通路敏化时延值之差，也就是时延余量(Slack)。因为时延余量的大小决定了能够检测到时延缺陷大小的最大值。而当前学术界和工业界的也是从降低测试时钟周期和增大通路敏化时延这两个方面进行研究。

而当下的EDA工具中对小时延缺陷的测试通路选择大多是基于贪婪算法下对电路选择长通路作为小时延缺陷的测试通路，贪婪算法虽然基于全局搜索能够获得最优解，但是时间复杂度和空间复杂度过高是其缺点。

发明内容

本发明是为了解决现有基于贪婪算法对小时延缺陷的测试通路选择方法时间长、速度慢的问题，现提供基于蚁群优化算法的小时延缺陷测试关键路径选择方法。

基于蚁群优化算法的小时延缺陷测试关键路径选择方法，它包括以下步骤：

步骤一：读取测试电路的节点在连接信息时的算法、数据存储方法和数据存储格式；

步骤二：将测试电路转换成有向无环拓扑图的形式，并将该有向无环拓扑图存储为邻接矩阵，然后将该邻接矩阵作为目标电路网络；

步骤三：利用蚁群优化算法将所有蚂蚁均放置在目标电路网络的输入节点处；

步骤四：每只蚂蚁独立的根据概率公式选择下一步要到达的节点；

步骤五：分别判断每只蚂蚁在步骤四获得的下一步要到达的节点是否为指定输出节点，是则执行步骤六，否则返回步骤四；

步骤六：将完成路径选择的蚂蚁走过的路径作为待选择的路径；

步骤七：比较所有待选择的路径的节点数量，将节点数目最多的路径作为关键路径。

在上述步骤七之后还包括以下步骤：令迭代次数k的初始值为1，

步骤A：按照信息素更新规则更新信息素，将更新后的信息素分配到精英蚂蚁走过的路径上，重复步骤三至步骤七，并将获得的关键路径作为第r次迭代结果；

步骤B：将步骤A获得的第r次迭代结果中蚂蚁走过的节点数目与步骤七获得的关键路径中蚂蚁走过的节点数目进行比较，将节点数目多的路径作为当前备选结果；

步骤C：令r＝r+1，重复执行步骤A，将第r次迭代结果中蚂蚁走过的节点数目与当前备选结果中蚂蚁走过的节点数目进行比较，并将节点数目多的通路作为更新后的当前备选结果，并记录该结果；

步骤D：判断i的值是否大于2；是则执行步骤E；否则返回执行步骤C；

步骤E：判断相邻三次更新后的当前备选结果是否相同，是则将该更新后的当前备选结果作为最优关键路径，否则返回执行步骤C。

本发明所述的基于蚁群优化算法的小时延缺陷测试关键路径选择方法，首先对测试电路读入分析电路节点连接信息时的算法及存储数据的格式；然后对所要测试电路在读取连接信息的基础上转换为有向无环路图的形式；最后使用蚁群优化算法求解电路网络中的最长通路作为小时延缺陷的关键路径。在保证较高的正确率的前提下，加快了运行速度，以提高路径选择方法在实际应用的实用性。

附图说明

图1为基于蚁群优化算法的小时延缺陷测试关键路径选择方法的流程图。

具体实施方式