[发明专利]一种提高ASIC芯片寄存器访问可靠性的设计方法

权利要求书

1.一种提高ASIC芯片寄存器访问可靠性的设计方法，包括：

A、构建寄存器访问控制环；

B、通过核心逻辑接口实现对寄存器访问控制器的带内复位；

C、片外访问控制及访问结果分析。

2.根据权利要求1所述的一种提高ASIC芯片寄存器访问可靠性的设计方法，其特征在于，所述的方法A具体是：

ASIC芯片内部各个功能模块进行寄存器串联，构建芯片的寄存器链，寄存器链与寄存器访问控制器进行输入、输出互连，构建成寄存器访问控制环的环状结构。

3.根据权利要求1所述的一种提高ASIC芯片寄存器访问可靠性的设计方法，其特征在于，所述的方法B具体是：

ASIC芯片的核心逻辑和计时器逻辑产生内部复位信号，触发寄存器访问控制器复位，即当芯片核心逻辑访问寄存器失败时，触发寄存器访问控制器复位，而计时器逻辑则通过配置计时周期的方式定时复位寄存器访问控制器。

4.根据权利要求1所述的一种提高ASIC芯片寄存器访问可靠性的设计方法，其特征在于，所述的方法C具体是：

通过片外接口访问ASIC芯片内部寄存器信息，访问结果分析模块用来分析检测访问结果的合法性，当访问结果不合法时，触发带外访问控制模块的带外复位。

5.根据权利要求2所述的一种提高ASIC芯片寄存器访问可靠性的设计方法，其特征在于，将芯片内部众多功能模块的寄存器组串联成寄存器链，并将寄存器链的首尾与寄存器访问控制器的输入输出相连，构建成寄存器访问控制环，由此实现了单一寄存器访问控制器对众多片内寄存器组的有效访问。

6.根据权利要求3所述的一种提高ASIC芯片寄存器访问可靠性的设计方法，其特征在于，片内核心逻辑模块通过核心逻辑接口模块实现对众多寄存器的访问，当核心逻辑模块对寄存器访问控制器发起正常访问或者带内复位时，计时器停止计时，反之，开始计时，同样，当计时器发起寄存器访问控制器带内复位时，核心逻辑模块延迟其对寄存器访问控制器的任何操作。

7.根据权利要求4所述的一种提高ASIC芯片寄存器访问可靠性的设计方法，其特征在于，带外复位同时触发核心逻辑接口对寄存器访问控制器的带内复位。