[发明专利]FPGA芯片中多输入查找表的布局方法

说明书

本发明涉及一种FPGA中多输入查找表的布局方法，包括:基于用户设计确定所述多输入查找表的输入信号位数m；将其中n位映射到2^(m‑n)个n输入查找表的信号输入端，将其余(m‑n)位输入信号，映射到由(2^(m‑n)‑1)个二选一选通器构成的选通模块的选通信号输入端上，用以选通模块根据(m‑n)位输入信号选通输出2^(m‑n)个n输入查找表中的一个信号输出端的输出信号；将2^(m‑n)个n输入查找表、选通模块和相连接的寄存器封装为一个宏单元；基于宏单元进行全局布局，确定每一个宏单元的布局区域；再进行局部布局，确定宏单元内2^(m‑n)个n输入查找表、(2^(m‑n)‑1)个二选一选通器和寄存器的布局位置。

技术领域

本发明涉及集成电路技术领域，特别是一种FPGA芯片中多输入查找表的布局方法。

背景技术

现场可编程门阵列(Field－Programmable Gate Array，FPGA)是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。

FPGA通常由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核。其中，基本可编程逻辑单元是由查找表(LUT)和寄存器(Register)组成的。

目前以硬件描述语言(Verilog或VHDL)描述的逻辑电路,可以利用逻辑综合和布局、布线工具软件,快速地烧录至FPGA上进行测试。其中，布局所遵循的方法，对于布局面积，后续布线是否能够不通，和逻辑电路的时序都起着至关重要的作用。

发明内容

本发明提供了一种FPGA芯片中多输入查找表的布局方法，能够将实现N+1位查找表逻辑功能的LUT和选通器的物理位置设置在同一个逻辑单元(logic element,LE)中，从而保证布局的准确性，减小后续时钟线的布线长度，提高可布性，降低FPGA芯片的功耗。

本发明实施例提供了一种FPGA芯片中多输入查找表的布局方法，所述FPGA芯片包括多个逻辑单元，每个逻辑单元包括多个n输入查找表；包括：

基于用户设计确定所述多输入查找表的输入信号位数m；其中m,n均为自然数,且m>n；

将m位输入信号中的n位，分别映射到2^(m-n)个所述n输入查找表的信号输入端，将m位输入信号中的其余(m-n)位输入信号，映射到由(2^(m-n)-1)个二选一选通器构成的选通模块的选通信号输入端上，用以选通模块根据所述(m-n)位输入信号选通输出所述2^(m-n)个n输入查找表中的一个信号输出端的输出信号；

将所述2^(m-n)个n输入查找表、所述选通模块和与所述选通模块相连接的寄存器封装为一个宏单元；

基于所述宏单元进行全局布局，确定每一个宏单元的布局区域，其中，所述确定每一个宏单元的布局区域的方法包括：在所述布局区域的一个逻辑单元中确定所述(2^(m-n)-1)个二选一选通器的一个可用布局位置，根据可用布局位置，检查与(2^(m-n)-1)个二选一选通器相连接的n输入查找表和寄存器的位置是否被其他逻辑占用，如果没有被其他逻辑占用，则基于所述可用布局位置，对2^(m-n)个n输入查找表和所述寄存器进行布局；如果被其他逻辑占用，则在所述布局区域的一个逻辑单元中确定所述(2^(m-n)-1)个二选一选通器的下一个可用布局位置，或者在所述布局区域的下一个逻辑单元中确定所述(2^(m-n)-1)个二选一选通器的一个可用布局位置；