[发明专利]一种解决FPGA保持时间不满足的方法

说明书

本发明公开一种解决FPGA保持时间不满足的方法，涉及FPGA设计领域，通过对模块进行面积约束，对Block RAM(块内存)的位置进行物理位置约束，加大和Block RAM的接口信号的data path（数据通路）和对Block RAM的接口信号进行物理位置约束；解决了FPGA中例化XILINX的Block RAM带来的hold time不满足的问题，能够快速方便的解决某些hold time的时序问题，满足整个设计对时序的要求。

技术领域

本发明涉及FPGA设计领域，具体地说是一种解决FPGA保持时间不满足的方法。

背景技术

随着EDA(Electronic Design Automatic)技术和半导体制造工艺的不断发展，芯片的功能越来越强，器件结构越来越复杂。根据摩尔定律，验证的复杂度是与芯片面积的平方成正比的，随着芯片单位面积上容量每18个月增长一倍，验证的复杂度也会每6-9个月翻一番。验证工作是目前芯片设计过程中最耗时费力的一项工作，它可以占到整个设计工作量的50-80％，是当今芯片设计的瓶颈。由于芯片硬件模块数目众多、内嵌软件复杂，传统的基于逻辑模拟的验证方式已不再可行，特别是其在软硬协同验证时，模拟时间之长令人难以忍受。为了缩短芯片验证时间，基于FPGA的快速系统原型(Rapid System Prototype)验证，即硬件原型和软件原型结合验证，已经成为芯片设计流程中的重要手段。

目前FPGA器件在密度和复杂度上有了飞速的发展，Altera公司的Stratix系列以及Xilinx公司的Virtex系列芯片可达到数百万门的规模，对于几百万门的FPGA器件都嵌有微处理器、IP逻辑模块和多个高速接口标准。由于FPGA最大的特点就是具有静态可编程的特性或在线动态重构特性，使硬件的功能同软件一样可以通过编程来修改。这样就使设计修改变得十分便利，实时性好。可以使产品开发周期大大缩短，开发成本降低。

但是对于FPGA芯片资源是固定的，在时序约束时比较复杂，由于在资源利用比较多的情况下，时序约束更加复杂才能满足设计的要求。考虑到FPGA芯片资源利用比较多或者对设计中的某个模块对时序要求比较高时，特别是在设计中例化RAM IP Core时，holdTime经常会遇到时序不满足的问题而导致整个设计时序不满足，究其原因是clock path（时钟路径）比data path（数据通路）延迟大造成的，因此在设计中加大data path的延迟可以解决hold Time的问题，但约束过大会影响setup Time（设置时间）的满足。

发明内容

本发明旨在解决设计中例化Block RAM IP CORE时总是存在一个clock偏移，导致hold time不满足的问题，而提供一种解决FPGA保持时间不满足的方法。

本发明所述一种解决FPGA保持时间不满足的方法，解决所述技术问题采用的技术方案如下：所述解决FPGA保持时间不满足的方法，通过对模块进行面积约束，对Block RAM(块内存)的位置进行物理位置约束，加大和Block RAM的接口信号的data path（数据通路）和对Block RAM的接口信号进行物理位置约束；解决了FPGA中例化XILINX的Block RAM带来的hold time不满足的问题，能够快速方便的解决某些hold time的时序问题，满足整个设计对时序的要求。

本发明的一种解决FPGA保持时间不满足的方法与现有技术相比具有的有益效果是：本发明只需对数据进行两次取反，然后通过原语保持此信号，即可加大data path满足hold time的要求；避免了大幅度的修改设计，同时也避免了大幅度的进行时序约束。

附图说明

附图1为本发明时序约束示意图；

附图2为本发明时序约束具体实施图。

具体实施方式