[发明专利]半导体集成电路装置及其布局设计方法

说明书

技术领域

本发明一般涉及一种半导体集成电路装置，尤其涉及一种利用标准单元方式而被制造的半导体集成电路装置。而且，本发明涉及这种半导体集成电路装置的布局设计方法。

背景技术

在标准单元方式的半导体集成电路装置的布局设计中，通过使用计算机来对构成实现所需的功能的电路模块的多种标准单元进行配置并连接，从而决定MOS晶体管等电路元件的配置以及配线。此时，为了防止因天线效应而导致的MOS晶体管的栅极绝缘膜的劣化，而实施在预定的MOS晶体管的栅极电极与电源配线之间连接保护用的二极管的措施。

天线效应是指，在半导体集成电路装置的金属配线层的蚀刻工序中，较长的配线被充入电荷的现象。例如，在对金属配线层进行等离子蚀刻时，当被连接于较长的配线的栅极电极所积蓄的电荷量变大时，栅极绝缘膜的绝缘将被破坏而产生栅极绝缘膜的劣化，从而成为漏电流产生的主要原因。因此，在金属配线层的蚀刻工序中，在形成有被连接于MOS晶体管的栅极电极的较长的配线，并且该配线未被连接于其他的MOS晶体管的源极或漏极的情况下，天线效应将会成为问题。

为了防止因这种天线效应而导致的栅极绝缘膜的劣化，在现有的在标准单元方式的半导体集成电路装置的布局设计中，实施在配置了多个标准单元之后，在空出的区域中优先配置保护用的二极管的措施。

作为相关的技术，在专利文献1中公开了一种以在不增加LSI芯片的面积的条件下，可靠地防止因天线效应而导致的晶体管的栅极氧化膜的破坏等为目的的半导体集成电路装置。

在该半导体集成电路装置中，设置有多个与逻辑功能相对应的标准单元，在该标准单元之间设置有间隙，该间隙为未设置标准单元的未使用区域，并设置有对标准单元之间进行电连接的金属配线。通过在该未使用区域的一部分中，于电源线与地线之间设置天线效应保护单元，从而将输入端子被连接于上述金属配线，并且从因天线效应而导致的栅极氧化膜的破坏中保护标准单元。

但是，在半导体集成电路装置的制造中，存在如下的情况，即，在制作了为了在半导体基板上形成栅极电极、杂质扩散区域或配线而使用的光掩膜之后，产生实施电路修正的需要。而且，还存在如下的情况，即，在半导体基板上实际形成了栅极电极或杂质扩散区域之后，产生实施电路修正的需要。在现有的标准单元方式的半导体集成电路装置的布局设计中，并未考虑用于在这种情况下实施电路修正的对策。

专利文献1：日本特开2000－332206号公报(段落0015－0017、图1、图2)

发明内容

因此，鉴于上述这一点，本发明的一个目的在于，提供一种半导体集成电路装置，所述半导体集成电路装置能够在不增加半导体基板的面积的条件下，即使在制作了半导体集成电路装置的制造工序中所使用的光掩膜之后实施电路修正的情况下也可确保相对于电路修正的灵活性，并且实现天线效应对策。

为了解决以上的课题，本发明的第一观点所涉及的半导体集成电路装置的布局设计方法包括:步骤(a),在逻辑电路配置区域的一部分中配置分别构成多个功能模块的多个标准单元，所述多个功能模块实现半导体集成电路装置的逻辑功能；步骤(b)，在逻辑电路配置区域中的未配置标准单元的区域的一部分中配置多个基本单元；步骤(c)，在逻辑电路配置区域中的未配置标准单元以及基本单元的区域的至少一部分中，配置包括第一二极管以及第二二极管的至少一个二极管单元，所述第一二极管被连接于预定的晶体管的栅极电极与第一电源配线之间，所述第二二极管被连接于该栅极电极与第二电源配线之间。

另外，本发明的第一观点所涉及的半导体集成电路装置为，包括具有逻辑电路配置区域的半导体基板的半导体集成电路装置，并具备：多个标准单元，其被配置于逻辑电路配置区域的一部分中，并分别构成多个功能模块，所述多个功能模块实现半导体集成电路装置的逻辑功能；多个基本单元，其被配置于逻辑电路配置区域中的未配置标准单元的区域的一部分中；至少一个二极管单元，其被配置于逻辑电路配置区域中的未配置标准单元以及基本单元的区域的至少一部分中，并包括第一二极管以及第二二极管，所述第一二极管被连接于预定的晶体管的栅极电极与第一电源配线之间，所述第二二极管被连接于该栅极电极与第二电源配线之间，二极管单元在与二极管单元的长边方向正交的方向上被配置于，两个标准单元之间的区域、标准单元与基本单元之间的区域或者逻辑电路配置区域的端部的区域的至少一部分中。