[发明专利]一种基于硬件系统的交织器/解交织器装置

说明书

技术领域

本发明属于通信技术领域，特别涉及一种基于硬件系统的交织器与解交织器装置。

技术背景

交织器/解交织器被广泛应用于当下的各种通信系统中。交织器最开始主要用在信道编码器与信道之间或级联码的外码与内码之间，用以把突发错误打乱以减小突发错误的长度；之后更在并行级联卷积码(即所谓的Turbo码)、串行级联卷积码、Turbo TCM、比特交织编码调制(BICM)系统和码片交织的CDMA系统等场合发挥着关键作用。

交织器最基本的功能是使输入的数据序列经过交织后跟原来序列有不同的排序，以尽可能地实现输入数据序列的随机化。在不同的应用场合，交织器的设计要求也不尽相同。比如在Turbo码中，交织器应该能够改善码字的汉明重量分布从而提高纠错性能；减小不同分量编码器输出的相关性，从而有助于改善Turbo迭代译码算法的收敛性能；满足无碰撞限制条件等。

目前交织器的类型有很多，包括矩阵交织器、分组螺旋交织器、循环移位交织器、均匀分布交织器、S随机交织器、行列S随机交织器、ARP(Almost Regular Permutation)交织器、二次置换多项式(QPP，Quadratic Permutation Polynomial)交织器等。

在硬件系统中，串行交织器的实现通常包含计数器、数据存储器和地址选择模块。根据地址选择模块里交织地址产生方式的不同，交织器常分为地址存储型和实时计算型两种。

地址存储型交织器的实现结构如图1所示，交织地址由地址选择模块里的地址存储器产生，计数器、数据存储器和地址存储器的大小均为交织深度L。一般至少需要2L个时钟周期来完成一帧数据的交织。

在前L个时钟周期，地址选择模块为写数据模式，计数器由0至L-1进行逐一累加计数，在每个时钟周期里将计数器的输出作为数据存储器的地址输入，从而将数据按顺序写入数据存储器中；在后L个时钟周期，地址选择模块为读数据模式，计数器重新由0至L-1进行逐一累加计数，在每个时钟周期里将计数器的输出作为地址存储器的地址输入，同时输出交织地址存储器中对应的数据作为数据存储器的地址输入，从而将数据存储器中的数据按交织后的顺序读出。

这种方法的优点是不用实时计算交织地址，缺点是需要存储交织映射表，其存储复杂度是O(LLog₂L)比特。

实时计算型交织器的实现结构如图2所示，交织地址由地址选择模块里的地址计算器产生，计数器和数据存储器的大小均为交织深度L，地址计算器由组合电路和时序电路组合构成。若地址计算器需要K个时钟来完成一次地址计算(即地址计算周期为K个时钟)，则完成一次数据帧的交织至少需要(K+1)L个时钟。计数器由0至(K+1)L-1进行逐一累加计数。在前L个时钟，地址选择模块为写数据模式，在每个时钟里将计数器的输出作为数据存储器的地址输入，从而将数据按顺序写入数据存储器中；在后KL个时钟，地址选择模块为读数据模式，地址计算器在工作状态，在每个地址计算周期里，将计数器的输出作为地址计算器的输入，将地址计算器计算完成后的输出作为数据存储器的地址输入，从而将数据存储器中的数据按交织后的顺序读出。

现在所使用的交织器设计方法中(如二次置换多项式交织器)，地址计算器大多数都使用一个较为复杂的交织函数，此交织函数中常常包含加减乘除和取模等数学运算，这些运算会消耗大量的逻辑资源，因此并不太适合在硬件系统上实现。若要地址计算器在一个时钟内完成一次地址计算，则会产生较大的传输延迟；若使地址计算器在几个时钟内完成一次地址计算，则会几倍地延长数据交织的时间。

这种方法的优点是能够实时计算交织映射地址，仅需要存储少量的计算参数，不需要消耗大量的存储器资源，缺点是为了实现运算需要大量的逻辑资源。

发明内容

现有交织器/解交织器设计方法大多未针对硬件系统的特点进行设计，要么占用大量存储器资源要么消耗大量逻辑资源。本发明针对上述已有技术的不足，为了节省存储器资源和逻辑资源，提供一种能够进行实时计算的、基于硬件系统的交织器/解交织器装置。

一种基于硬件系统的交织器/解交织器装置，交织深度为L＝2^N，N为正整数，如图2和图3所示，包括：

用于实现由0至L-1逐一递增计数的计数器，有N个输出端口；

用于实现交织数据存储的数据存储器，有N个地址输入端口；