[发明专利]半导体存储器件

说明书

一种半导体存储器件包括：主芯片，其适于基于读取命令产生多个第一控制信号和第二控制信号；以及多个从属芯片，每个从属芯片适于基于第一控制信号中对应的控制信号来锁存从包括在对应的从属芯片中的多个存储器单元读取的数据，并且将锁存的数据传送至主芯片，其中，主芯片基于第一控制信号来锁存从从属芯片传送的数据，而基于第二控制信号来输出锁存在主芯片中的数据。

相关申请的交叉引用

本申请要求2014年4月22日提交的申请号为10-2014-0048311的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的各种实施例涉及一种半导体存储器件，且更具体地涉及一种包括层叠存储芯片的半导体器件。

背景技术

半导体器件包括诸如动态随机存取存储器(DRAM)的半导体存储器件，并且半导体器件广泛用在各种电子系统中。由于电子系统逐步缩小，并且它们的性能得到了改善，所以不断地对包括在电子系统中的半导体器件进行开发以满足电子系统中需要的操作速度和处理能力(例如，带宽)。特别地，正在研究和开发用以针对半导体存储器件储存大容量数据且以高速处理数据的各种技术。

高带宽存储(HBM)器件处于这些技术之中。为了开发能够以高速处理大容量数据的HBM器件，采用高度集成来制造存储芯片。即，在半导体芯片的有限空间中集成和制造众多的存储器单元。然而，在对存储器单元进行高度集成时在制造工艺技术方面存在限制。可以通过采用对制造的存储芯片或裸片进行层叠的三维结构(3D)封装存储芯片或裸片来克服该限制。

半导体存储器件的层叠封装包括垂直地层叠两个或更多个半导体芯片。例如，半导体存储器件的层叠封装可以具有是经由半导体集成工艺可以实现的存储容量的至少两倍的存储容量。然而，由于工艺、电压和温度(PVT)的变化，所以位于不同切片(slice)的半导体芯片的参数之中可能出现差异。例如，诸如表示从读取命令输入至数据输出的时间的地址访问延迟时间(tAA)之类的AC参数可以变化，因此在从不同切片输出的数据之间出现偏斜。

图1是图示传统半导体存储器件的框图。图1示出了层叠三个半导体芯片的半导体存储器件的数据输出电路。

参见图1，半导体存储器件包括一个主芯片100和两个从属芯片200和300。主芯片100包括管道锁存器120，并且输出经由一个沟道从从属芯片200和300传送至数据焊盘DQ的数据DATA1和DATA2。还可以包括缓冲器(或发送器)110、210、220、310或320以作为每个芯片100、200或300的输入或输出电路。

当基于读取命令从核区域输出数据DATA1和DATA2时，从属芯片200和300将控制信号PIN与数据DATA1和DATA2一起输出至主芯片100。在基于控制信号PIN锁存自从属芯片200和300传送的数据DATA1和DATA2之后，主芯片100针对列地址选通(CAS)延时适时地将锁存的数据DATA1和DATA2输出至数据焊盘DQ。当在从属芯片200和300之间不存在参数差异，并且在自从属芯片200和300输出的数据之间不出现偏斜时，经由一个沟道传送的数据通常经由主芯片100进行组合。然而，当在从属芯片200和300之间存在参数差异，并且在自从属芯片200和300输出的数据之间出现偏斜时，主芯片100难以保证经由一个沟道传送的数据的眼图准确。

以下将参照图示输出数据的图2的时序图详细描述图1中所示的半导体存储器件的操作和相关问题。

图2图示了从图1中所示的半导体存储器件输出的数据的时序图。图2示出了在自从属芯片输出的数据之间不出现偏斜的情形(a)和在自从属芯片输出的数据之间出现偏斜的情形(b)。