[发明专利]一种基于FPGA的光栅细分装置及方法

权利要求书

1.一种基于FPGA的光栅细分装置，其特征在于：包括输入信号（1）、差分放大电路Ⅰ（2）、差分放大电路Ⅱ（3）、绝对值电路Ⅰ（4）、绝对值电路Ⅱ（5）、比较器Ⅰ（6）、模拟选择器（7）、比较器Ⅱ（8）、过零比较电路Ⅰ（9）、过零比较电路Ⅱ（10）、跟随电路（11）、A/D转换电路（12）、FPGA器件（13）；

其中，FPGA器件（13）输出信号控制A/D转换电路（12）的时钟和片选端；

输入信号（1）经过差分放大电路Ⅰ（2）、差分放大电路Ⅱ（3）后：经过过零比较电路Ⅰ（9）、过零比较电路Ⅱ（10）生成2位电平信号；同时经过绝对值电路Ⅰ（4）、绝对值电路Ⅱ（5）得到绝对值信号：绝对值信号经过比较器Ⅱ（8）得到1位电平信号，绝对值信号同时经过比较器Ⅰ（6）、模拟选择器（7）、跟随电路（11）、A/D转换电路（12）将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号；

3位电平信号、8位电平信号同时输入至FPGA器件（13）。

2.根据权利要求1所述的基于FPGA的光栅细分装置，其特征在于：所述FPGA器件（13）包括A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模块；其中A/D控制模块通过输出接口与A/D转换电路（12）控制端相连，A/D转换电路（12）通过FPGA器件（13）的输入接口与数据缓冲模块相连，比较器（8）、过零比较电路Ⅰ（9）和过零比较电路Ⅱ（10）通过FPGA器件（13）的输入接口与8细分模块相连，数据缓冲模块、8细分模块再与综合数据处理模块相连，综合数据处理模块与FPGA器件（13）输出接口相连。

3.根据权利要求1所述的基于FPGA的光栅细分装置，其特征在于：所述A/D模块为锁相环PLL电路；其中锁相环PLL电路的频率输出端连接A/D转换电路（12）控制端。

4.根据权利要求1所述的基于FPGA的光栅细分装置，其特征在于：所述数据缓冲模块包括D触发器Ⅰ和D触发器Ⅱ；其中A/D转换电路（12）输出端与D触发器Ⅰ的输入端相连，D触发器Ⅰ的输出端连接D触发器Ⅱ的输入端，D触发器Ⅱ的输出端与综合数据处理模块输入端连接。

5.根据权利要求1所述的基于FPGA的光栅细分装置，其特征在于：所述8细分模块包括D触发器Ⅲ、D触发器Ⅳ、数值比较器Ⅰ、D触发器Ⅴ、D触发器Ⅵ、数值比较器Ⅱ和计数器；其中3位电平信号依次缓存到D触发器Ⅲ、D触发器Ⅳ；数值比较器Ⅰ比较D触发器Ⅲ、D触发器Ⅳ的缓存值输出2路电平信号到D触发器Ⅴ；2路电平信号依次缓存到D触发器Ⅴ和D触发器Ⅵ；数值比较器Ⅱ比较D触发器Ⅴ和D触发器Ⅵ的缓存电平信号输出控制信号至计数器；计数器输出端与综合数据处理模块输入端连接。

6.根据权利要求1所述的基于FPGA的光栅细分装置，其特征在于：所述综合数据处理模块包括D触发器Ⅶ、D触发器Ⅷ、加法器Ⅰ、加法器Ⅱ、加法器Ⅲ、移位寄存器Ⅰ、移位寄存器Ⅱ、减法器和数据选择器；其中D触发器Ⅱ的输出端与D触发器Ⅶ输入端连接，D触发器Ⅶ输出端连接加法器Ⅰ和加法器Ⅱ输入端；加法器Ⅰ输出端连接减法器输入端，减法器输出端连接数据选择器输入端；加法器Ⅱ输出端连接数据选择器输入端；计数器输出端与D触发器Ⅷ输入端连接，D触发器Ⅷ输出端连接加法器Ⅲ、移位寄存器Ⅰ输入端和数据选择器控制端；加法器Ⅲ输出端连接移位寄存器Ⅱ输入端，移位寄存器Ⅱ输出端连接减法器输入端；移位寄存器Ⅰ输出端连接加法器Ⅱ输入端。

7.一种基于FPGA的光栅细分方法，其特征在于：所述方法的具体步骤如下：

Step1、来自读数头输出的正余弦输入信号（1）经过差分放大电路Ⅰ（2）、差分放大电路Ⅱ（3）；

Step1.1、经过过零比较电路Ⅰ（9）、过零比较电路Ⅱ（10）生成2位电平信号；

Step1.2、经过绝对值电路Ⅰ（4）、绝对值电路Ⅱ（5）得到绝对值信号：

Step1.2.1、绝对值信号经过比较器Ⅱ（8）得到1位电平信号；

Step1.2.2、绝对值信号同时经过比较器Ⅰ（6）、模拟选择器（7）、跟随电路（11）、A/D转换电路（12）将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号；

Step2、8位电平信号输入至数据缓冲模块后，输出数据DAT_AD；3位电平信号输入至8细分模块后，输出数据DAT_8：

如果输出数据DAT_8为奇数时，综合数据处理模块输出数据                                                ；

如果输出数据DAT_8为偶数时，综合数据处理模块输出数据。